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1、1数字电路与逻辑设计实验指导书数字电路与逻辑设计实验指导书实验一实验一 Quartus 软件的基本操作软件的基本操作一、实验内容1熟悉 Quartus 软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计）2用逻辑图和 VHDL 语言设计一个异或门。二、电路要求1进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2预习报告内容有：异或门的逻辑图；用 VHDL 语言设计异或门；3实验结束前，要填写实验卡，将异或门的仿真波形画在实验卡上。三、电路功能介绍异或门异或门（XOR）用途：异或门是一种用途广泛的门电路。典型应用是作为加法器的单元电路。逻辑图真值表ABOUT
2、0000111011102VHDL 程序数据流描述：波形图3实验二实验二 素数检测器素数检测器的设计与仿真的设计与仿真一、实验内容用逻辑图和 VHDL 语言设计素数检测器。二、电路要求1进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2预习报告内容有：素数检测器的逻辑图；用 VHDL 语言设计素数检测器，用尽量多的方法来描述；3实验结束前，要填写实验卡，将以上 2 种电路的仿真波形画在实验卡上。三、电路功能介绍对于 4 位输入组合 NN3N2N1N0，当 N1、2、3、5、7、11、1 3 时该函数输出为 1，其他情况输出为 0”逻辑图四位素数检测器的标准和设计4四位素
3、数检测器最小化后的设计真值表VHDL 程序参考教材实验实验三三 三态门，三态门，OC 门的设计与仿真门的设计与仿真一、实验内容1用逻辑图和 VHDL 语言设计三态门，三态门的使能端对低电平有效。2用逻辑图和 VHDL 语言设计一个 OC 门（集电极开路门） 。二、电路要求1进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2预习报告内容有：三态门、OC 门的逻辑图；用 VHDL 语言设计三态门、OC 门，用尽量多的方法来描述；3实验结束前，要填写实验卡，将以上 2 种电路的仿真波形画在实验卡上。三、电路功能介绍1三态门，又名三态缓冲器三态门，又名三态缓冲器（Tri-Sta
4、te Buffer）用途：用在总线传输上，有效而又灵活地控制多组数据在总线上通行，起着交通信号灯的作用。逻辑图5真值表ENAOUT00Hi-Z01Hi-Z1001106VHDL 程序行为描述：结构体描述：7波形图2OC 门，又名集电极开路门门，又名集电极开路门（opndrn）用途：集电极开路门（OC 门）是一种用途广泛的门电路。典型应用是可以实现线与的功能。逻辑图真值表AB001Hi-ZVHDL 程序行为描述：8结构体描述：波形图910实验实验四四 加法器的设计与仿真加法器的设计与仿真一、实验内容1用逻辑图和 VHDL 语言设计全加器；2利用设计的全加器组成串行加法器；3用逻辑图和 VHDL
5、语言设计并行加法器。二、电路要求1进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2预习报告内容有：全加器的逻辑图；用 VHDL 语言设计全加器；3实验结束前，要填写实验卡，将以上 3 种电路的仿真波形画在实验卡上。三、电路功能介绍1全加器全加器用途：实现一位全加操作逻辑图真值表XYCINSCOUT000000011001010110110110010101011100111111VHDL 程序数据流描述：波形图122四位串行加法器四位串行加法器逻辑图波形图13374283：4 位先行进位全加器位先行进位全加器（4-Bit Full Adder）逻辑框图逻辑功能表注：1
6、、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：A1/A3对应的列取值相同，结果和值1/3对应的运算是1=A1+B1 和3=A3+B3。请自行验证一下。2、C2 是低两位相加产生的半进位，C4 是高两位相加后产生的进位输出，C0 是低位级加法器向本级加法器的进位输入。14实验实验五五 译码器与编码器的设计与仿真译码器与编码器的设计与仿真一、实验内容1参照芯片 74LS138 的电路结构，用逻辑图和 VHDL 语言设计 3-8 译码器；2参照芯片 74LS148 的电路结构，用逻辑图和 VHDL 语言设计 8-3 优先编码器。二、实验要求1进实验室前，请写一份预习报告；进实验室时经
7、指导老师检查后，才可上机操作。2预习报告内容有:8-3 编码器、3-8 译码器的逻辑表达式；8-3 编码器、3-8 译码器的逻辑图；用 VHDL 语言设计 8-3 编码器、3-8 译码器。3实验结束前，要填写实验卡，将以上 2 种电路的仿真波形画在实验卡上。三、电路功能介绍174148：8-3 优先编码器优先编码器（8 to 3 Priority Encoder）用途：将各种输入信号转换成一组二进制代码，使得计算机可以识别这一信号的作用。键盘里就有大家天天打交道的编码器，当你敲击按键时，被敲击的按键被键盘里的编码器编码成计算机能够识别的 ASCII 码。译码器与编码器的功能正好相反。逻辑框图1
8、5逻辑功能表INPUTSOUTPUTSEN 0N1N 2N3N4N5N6N7N A2A1 A0 EO GS11111100000010010010100110100100111011010011111000100111111010100111111110010011111111110101111111111110逻辑表达式和逻辑图：由你来完成。274138：3-8 译码器译码器（3 to 8 Demultiplexer） ，也叫 3-8 解码器用途：用一组二进制代码来产生各种独立的输出信号，这种输出信号可以用来执行不同的工作。显示器中的像素点受到译码器的输出控制。逻辑框图：用逻辑符号（Symb
9、ol）来解释该电路输入与输出信号之间的逻辑关系，既省事又直观。如下图所示。代码输入端解码信号输出端 低电平有效使能输入端16逻辑功能表：用真值表来定量描述该电路的逻辑功能。这个表是设计 3-8 译码器的关键；74138 的逻辑功能表如下：INPUT OUTPUT SelectEnableCBAG1 GHA G2B Y 7 Y 6 Y 5 Y 4 Y 3 Y 2 Y 1 Y 0 00000101001110010111011111010010010010010010010010011111111111111111111111011111101111110111111011111101111110
10、111111011111101111111注：使能端 G1 是高电平有效；使能端 G2 是低电平有效，G2 = G2AAND G2B。17实验实验六六 多路复用器与比较器的设计与仿真多路复用器与比较器的设计与仿真一、实验内容1参照芯片 74LS153 的电路结构，用逻辑图和 VHDL 语言设计四选一多路复用器；2从 Quartus 中取 7485 器件（比较器）进行仿真与分析；用 VHDL 语言设计 4 位比较器，接着进行仿真与分析，电路逻辑结构参照芯片 74x85。二、实验要求1进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2预习报告内容有:4 选 1 多路复用器、
11、比较器的逻辑表达式；4 选 1 多路复用器、比较器的逻辑图；用 VHDL 语言设计 4 选 1 多路复用器、比较器。3实验结束前，要填写实验卡，将以上 2 种电路的仿真波形画在实验卡上。三、电路功能介绍174153：4 选 1 多路复用器（4 to 1 Multiplexer） ，又叫 4 选 1 数据选择器用途：可以对多个输入信号进行选择。电视机里的频道转换开关就是一个多路开关。逻辑框图18逻辑功能表InputsOutputsSelectStrobeGY BAXX10000C0010C1100C2110C3逻辑图1927485：4 位大小比较器（4-Bit Magnitude Compara
12、tor）逻辑框图逻辑功能表20实验实验七七 触发器的仿真触发器的仿真一、实验内容1用逻辑图和 VHDL 语言设计 D 锁存器，并进行仿真与分析；2参看 Quartus 中器件 7474（边沿 D 触发器）的逻辑功能，用 VHDL 语言设计边沿触发式 D 触发器，并进行仿真与分析。3参看 Quartus 中器件 7476（边沿 JK 触发器）的逻辑功能，用 VHDL 语言设计边沿触发式 JK 触发器，并进行仿真与分析。二、预习报告要求1预习报告可以写成电子文件，进实验室后开机检查，禁止复制他人的劳动成果，违者预习无效。2预习报告内容有:D 锁存器的逻辑图和用 VHDL 语言编写的程序；用 VHD
13、L 语言编写的边沿 D 触发器程序；用 VHDL 语言编写的边沿 JK 触发器程序。三、电路功能介绍1D 锁存器锁存器（D Latch）逻辑图逻辑功能表ENDQQN1001110保持 Q保持 QN2边沿式边沿式 D 触发器触发器（Positive-Edge-Triggered D Flip-Flops with Preset , Clearand Complementary Outputs）逻辑框图21逻辑功能表INPUTsOUTPUTsPRCLRCLKDQQN01101001001(失效)1(失效)1111011001110保持 Q保持 QN注：= Positive-going Transi
14、tion3边沿式边沿式 JK 触发器触发器逻辑框图逻辑功能表INPUTsOUTPUTsPRCLRCLKJKQQN01101001001(失效)1(失效)1100保持 Q保持 QN111010221101011111Toggle（翻转）111保持 Q保持 QN注：= Transition from high to low levelVHDL 编程选用语句建议：编程选用语句建议：1、可用 if statement；2、可用逻辑方程。23实验实验八八 计数器的计数器的仿真仿真一、实验内容1用逻辑图和 VHDL 语言设计同步清零可预置数的二进制计数器，并进行仿真与分析；2参看教材 P521P525，8
15、.4 部分。二、预习报告要求1预习报告可以写成电子文件，进实验室后开机检查，禁止复制他人的劳动成果，违者预习无效。2预习报告内容有:计数器的逻辑图和用 VHDL 语言编写的程序；三、电路功能介绍74163（Synchronous Presettable Binary Counter）逻辑图：Pin Names Description CEP： Count Enable Parallel Input CET： Count Enable Trickle Input CP ： Clock Pulse Input SR：Synchronous Reset Input P0P3 ：Parallel Da
16、ta Inputs LDN ： Parallel Enable Input Q0Q3： Flip-Flop Outputs TC：Terminal Count Output24工作模式表：CLRNLDNENTENPAction on the Rising Clock Edge（ 时时 钟上升沿有效）钟上升沿有效）1XXXReset (Clear)10XXLoad (DCBA QdQcQbQa)1111Count (Increment)110XNo Change (Hold)11X0No Change (Hold)SRPECETCEPAction on the RisingClock Edge (_) LXXXRese
