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1、EXIT概 述第 3 章 组合逻辑电路 组合逻辑电路中的竞争冒险加法器和数值比较器数据选择器与数据分配器译码器编码器组合逻辑电路的分析和设计方法本章小结EXIT主要要求： 掌握组合逻辑电路和时序逻辑电路的概念。 了解组合逻辑电路的特点与描述方法。 概 述EXIT一、组合逻辑电路的概念 指任何时刻的输出仅取决于 该时刻输入信号的组合，而与电 路原有的状态无关的电路。 数字电路根据逻辑功能特点的不同分为 组合逻辑电路 时序逻辑电路 指任何时刻的输出不仅取决 于该时刻输入信号的组合，而且 与电路原有的状态有关的电路。 EXIT二、组合逻辑电路的特点与描述方法 组合逻辑电路的逻辑功能特点： 没有存储和
2、记忆作用。 组合电路的组成特点： 由门电路构成，不含记忆单元，只存在从输入到输 出的通路，没有反馈回路。 组合电路的描述方法主要有逻辑表达式、真值表、卡诺图和逻辑图等。 EXIT主要要求：理解组合逻辑电路分析与设计的基本方法。熟练掌握逻辑功能的逻辑表达式、真值表、卡诺图和逻辑图表示法及其相互转换。3.1 组合逻辑电路的 分析方法和设计方法 EXIT一、组合逻辑电路的基本分析方法分析思路：基本步骤：根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能。 根据给定逻辑图写出输出逻辑式，并进行必要的化简列真值表分析逻辑功能EXIT例 分析下图所示逻辑电路的功能。解： (1)写出输出逻辑
3、函数式A BCYY1YY1001010100111(3)分析逻辑功能(2)列逻辑函数真值表111011101001110010100000YCBA输 出输 入01010000111100001 111根据异或功能可列出真值表如右表； 也可先求标准与或式，然后得真值表。后 者是分析电路的常用方法，下面介绍之。通过分析真值表 特点来说明功能。 A、B、C 三个输入变量中，有奇数个 1 时，输出为 1，否则输出为 0。因此，图示 电路为三位判奇电路，又称奇校验电路。010100 1100111111EXIT初学者一般从输入向输出逐级写出各 个门的输出逻辑式。熟练后可从输出向输 入直接推出整个电路的输
4、出逻辑式。 由 Si 表达式可知， 当输入有奇数个 1 时， Si = 1，否则 Si = 0。例 分析下图电路的逻辑功能。解：(2)列真值表(1)写出输出逻辑函数式Ai Bi Ci-1CiSiAiBi Ci-10100 01 11 10 1 1 11111011101001110010100000CiSiCi-1BiAi输 出输 入11110000由 Ci-1 表达 式可画出其 卡诺图为：11101000可列出真值表为(3)分析逻辑功能将两个一位二进制数 Ai 、Bi 与低位来的进 位 Ci-1 相加，Si 为本位和，Ci 为向高位产生的 进位。这种功能的电路称为全加器。EXIT二、组合逻辑
5、电路的基本设计方法 设计思路：基本步骤： 分析给定逻辑要求，设计出能实现该功能 的组合逻辑电路。 分析设计要求并列出真值表求最简输出 逻辑式画逻辑图。 首先分析给定问题，弄清楚输入变量和输出变量是 哪些，并规定它们的符号与逻辑取值(即规定它们何时 取值 0 ，何时取值1) 。然后分析输出变量和输入变量间 的逻辑关系，列出真值表。根据真值表用代数法或卡诺图法求最简与或式， 然后根据题中对门电路类型的要求，将最简与或式变 换为与门类型对应的最简式。 EXIT下面通过例题学习 如何设计组合逻辑电路(一)单输出组合逻辑电路设计举例 例 设计一个A、B、C三人表决电路。当表决某个提案时， 多数人同意，则
6、提案通过，但A具有否决权。用与非门实现。解： (1)分析设计要求，列出真值表设 A、B、C 同意提案时取值 为 1，不同意时取值为 0；Y 表示 表决结果，提案通过则取值为 1， 否则取值为 0。可得真值表如右。A、B、C三人表决电路 多数人同意，则提案通过，但A具有否决权111011101001110010100000YCBA输出输 入0000000011111 111110(2)化简输出函数Y=AC+ABABC0100 01 11 10 1 1 10 0 0 00用与非门实现，并求最简与非式=AC+AB=ACA BEXIT(3)根据输出逻辑式画逻辑图YA BCY =ACAB(二)多输出组合
7、逻辑电路设计举例 EXITBiAi输 入 CiSi输 出相加的两个数本位和向高位的进位解：(2) 求最简输出函数式Ci = Ai Bi(3) 画逻辑图10110101011000111BiAi输 入 CiSi输 出00例 试设计半加器电路。将两个 1 位二进制 数相加，而不考虑低位 进位的运算电路，称为 半加器。SiCiAi Bi(1)分析设计要求，列真值表。EXIT半加器电路能用 与非门实现吗？用与非门实现的半加器电路为Ai BiSiCi1iiiBAC =iiiiiBABAS+=iiiiiiABABBA.=此式虽非最简，但这样可利用 Ci 中的 信号 Ai Bi ，省去实现 Ai 和 Bi
8、的两个非门， 从而使整体电路最简。EXIT主要要求： 理解编码的概念。 理解常用编码器的类型、逻辑功能和使用方法。3.2 编码器 EXIT一、编码器的概念与类型 编码 将具有特定含义的信息编 成相应二进制代码的过程。 实现编码功能的电路 编码器 二进制编码器 二-十进制编码器 优先编码器 编码器(即Encoder) 被编 信号 二进制 代码 编 码 器 EXITI1I2I3I4I5I6I7Y0Y1Y23 位二进制编码器用 n 位二进制数码对 2n 个 输入信号进行编码的电路。 二、二进制编码器由图可写出编码器 的输出逻辑函数为由上式可列出真值表为原 码 输 出Y0=I1I3I5I7Y2=I4I
9、5I6I7Y1=I2I3I6I7Y0=I1I3I5I7I0省略不画8 个需要编码 的输入信号输出 3 位 二进制码I1I2I3I4I5I6I7Y0Y1Y2 1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输 出输 入被编信号高电平有效。8 线 3 线编码 器EXITI1I2I3I4I5I6I7Y0Y1Y2I8I9Y38421BCD 码编码器三、二十进制编码器将 0 9 十个十 进制数转换为二进制 代码的电路。又称十 进制编码
10、器。 I0省略不画输出 4 位 二进制代码原码输出I1I2I3I4I5I6I7Y0Y1Y2I8I9Y310011000000000000101000000001110001000000001100001000000101000001000000010000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0输 出输 入10 线 4 线编码器被编信号 高电平有效EXIT为何要使用 优先编码器？四、优先编码器 (即 Priority Encoder) 111100000
11、0001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输 出输 入允许同时输入数个编码信号，并只对其中 优先权最高的信号进行编码输出的电路。 普通编码器在任 何时刻只允许一个输 入端请求编码，否则 输出发生混乱。EXITCT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二 - 十进制优先编码器 CT74LS147I9 = 1，I8 = 0 时， 不论 I0 I7 为 0 还是 1，电路只对 I8 进行编 码，输出反码 0111。
12、反码输出被编信号输入，(省 略了 I0)，低电平有效。0111111111110101111111110001111111101101111110010111110100111100001110111010011001111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1输 出输 入I9 = 0 时，不论其他 Ii 为 0 还是 1，电路只对 I9 进行编 码，输出 Y3Y2Y1Y0 = 0110， 为反码，其原码为 1001。111010011001111111111111无编码请求 Y3Y2Y1Y0=1111依 次 类 推CT74LS147I8I1I2I3I4I5I6
13、I7Y0Y1Y2Y3I9被编信号优先级别从高到 低依次为 I9、I8、I7、I6、I5、 I4、I3、I2、I1、I0。EXIT主要要求： 理解译码的概念。 掌握二进制译码器 CT74LS138 的逻辑功能和使用方法。 3.3 译码器 理解其他常用译码器的逻辑功能和使用方法。掌握用二进制译码器实现组合逻辑电路的方法。 EXIT一、译码的概念与类型 译码是编码的逆过程。 将表示特定意义信息的 二进制代码翻译出来。 实现译码功能的电路 译码器 二进制译码器 二 - 十进制译码器 数码显示译码器 译码器(即 Decoder) 二进制 代码 与输入代 码对应的 特定信息 译 码 器 EXIT二、二进制
14、译码器 将输入二进制代码译 成相应输出信号的电路。 n 位 二进制 代码 2n 位 译码 输出二进制译码器 译 码 输 出100011010001001010000100Y3Y2Y1Y0A0A1译码输入译码输出高电平有效译 码 输 出011111101101110110111000Y3Y2Y1Y0A0A1译码输入0 0 0 0译码输出低电平有效2-4 线译码器电路与工作原理演示EXIT( 一 ) 3 线 8 线译码器 CT74LS138 简介 CT74LS138A2A1A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7STCSTBSTAY0 Y1 Y2 Y3 Y4 Y5 Y6 Y7逻辑功能示意
15、图(一) 3 线 8 线译码器 CT74LS138 简介3 位二 进制码 输入端8 个译码输出端 低电平有效。使能端 STA 高电平有效， STB、STC 低 电平有效，即当 STA = 1， STB = STC = 0 时 译码，否则禁止译码。实 物 图 片 EXIT01111111111011011111101101110111111010111101111001011111011111001111110110100111111101100011111111000001111111110111111111Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA输 出输 入CT74L
16、S138 真值表允许译码器工作禁止 译码Y7 Y0 由输入二进制码 A2 、A1、A0 的取值决定。01 11111111111111110101010101010101000 1000 0000000输出逻辑函数式Y0=A2A1A0=m0 Y1=A2A1A0=m1 Y2=A2A1A0=m2 Y3=A2A1A0=m3 Y4=A2A1A0=m4 Y5=A2A1A0=m5 Y6=A2A1A0=m6 Y7=A2A1A0=m70000 1000Y0=A2A1A0=m0 Y1=A2A1A0=m1二进制译码器能译出输入变量 的全部取值组合，故又称变量译码 器，也称全译码器。其输出端能提 供输入变量的全部最小项。 EXIT( 二 ) 用二进制
