门电路和组合逻辑

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1、13.1 逻辑代数基础 13.2 分立元件门电路 13.3 逻辑代数基本公式第 13 章 门电路和组合逻辑电路 13.4 组合逻辑电路的分析和设计 13.5 加法器 13.6 编码器 13.7 译码器和数字显示 13.9 应用举例一类称为模拟信号，它 是指时间上和数值上的变化 都是连续平滑的信号，如图 (a)中的正弦信号，处理模拟 信号的电路叫做模拟电路。电子电路中的信号分为两大类：一类称为数字信号，它 是指时间上和数值上的变化 都是不连续的，如图(b)中 的信号，处理数字信号的电 路称为数字电路。(b)(a)另一状态一种状态一、逻辑代数（布尔代数、开关代数）逻辑： 事物因果关系的规律逻辑函数

2、: 逻辑自变量和逻辑结果的关系逻辑变量取值：0、1 分别代表两种对立的状态高电平 低电平真 假是 非有 无 1 00 1概概 述述13. 1. 1 基本和常用逻辑运算一、三种基本逻辑运算1. 与逻辑：当决定一事件的所有条件都具备时，事 件才发生的逻辑关系。功能表灭 灭 灭 亮断 断 断 合 合 断 合 合与逻辑关系开关A开关B灯Y电源ABY13.1 逻辑代数的基本概念真值表 （Truth table）逻辑函数式与门（AND gate)逻 辑 符 号与逻辑的表示方法：ABY&0 0 0 100 01 10 11功能表灭 灭 灭 亮断 断 断 合 合 断 合 合ABYABY2. 或逻辑：决定一事件

3、结果的诸条件中，只要有一个或一个 以上具备时，事件就会发生的逻辑关系。或门（OR gate)或逻辑关系开关A开关B灯Y电源真值表逻辑函数式逻 辑 符 号0 1 1 100 01 10 11ABYA BY13. 非逻辑：只要条件具备，事件便不会发生；条件不具备， 事件一定发生的逻辑关系。真值表逻辑函数式逻 辑 符 号非门（NOT gate)非逻辑关系1001AY1开关A灯Y电源RAY(1) 与非逻辑(NAND)(2) 或非逻辑(NOR)(3) 与或非逻辑(AND OR INVERT)(真值表略)1 1 1 00 0 0 1 1 0 1 1A B&1 0 0 0ABY1Y2Y1、Y2 的真值表A

4、B1A B&C D1几种常用的逻辑门(4) 异或逻辑 (ExclusiveOR)(5) 同或逻辑 (ExclusiveNOR)(异或非)A B=1 0 1 1 00 0 0 1 1 0 1 1 A B=1= ABABY41 0 0 10 0 0 1 1 0 1 1ABY5uYuAuBR0D2D1+VCC +10V13. 2. 1 二极管与门和或门一、二极管与门3V0V符号:与门（AND gate)A BY&0 V0 VUD = 0.7 V0 V3 V3 V0 V3 V3 V真值表A BY 0 0 0 1 1 0 1 10 0 0 1 Y = AB电压关系表uA/VuB/VuY/VD1 D20

5、0 0 3 3 0 3 3导通 导通0.7 导通 截止0.7 截止 导通0.7 导通 导通3.713. 2 分立元器件门电路一、半导体三极管非门 T 截止T导通13. 2. 2 三极管非门（反相器）饱和导通条件:+VCC +5V1 kRcRbT+-+-uIuO4.3 k = 30iBiCT 饱和因为所以电压关系表uI/VuO/V 05 50.3真值表0 11 0AY符号函数式+VCC +5V1 kRcRbT+-+-uIuO4.3 k = 30iBiC三极管非门:AY1AYTTL：（TransistorTransistor Logic）集成门电路CMOS： Complementary-Metal

6、-Oxide-SemiconductorTTL 与非门集成电路举例&+UC14 13 12 11 10 9 81 2 3 4 5 6 7地74LS00&74LS00 含有 四个两输入与 非门。+5 VA BT1R1R2T2T3 T4T5R3R5R4YDEUB1= 1 VE = 0 时， UB1 = 1 V， T2 、T5 截止；二极管 D 导通， 使 UB3 = 1 V。T3、T4 截止，输出端开路(高阻状态)。E = 1 时，二极管 D 截止， Y = AB，同 TTL 与非门。UB3= 1 VTTL 三态输出与非门电路A BY&E三态门逻辑符号E 为控制端且高电平 有效，即 E = 1 时

7、，同 TTL 与非门，Y = AB；E = 0 时，输出端为高阻状态。A B&E用三态门接成总线结构A B&EA B&EA B&E返回+VDD +10VB1G1D1S1uAuYTNTP B2 D2S2 G2VSS+ -uGSN+-uGSP一、电路组成及工作原理AY10V+10VuAuGSNuGSPTNTPuY0 V UTN UTP导通截止0 VUTN = 2 VUTP = - 2 V+10VRONPuY +VDD10VSTNTP+10VRONNuY +VDD0VSTNTP13. 2.3 CMOS反相器13.3.1 逻辑代数逻辑代数中的变量称为逻辑变量。它只能取“0”或“1”。1. 逻辑代数运算

8、法则基本运算法则：13.3 逻辑代数的基本公式交换率：结合率：分配率：证明：吸收率：证：摩根定理：(1) 真值表ABCY 0 0 000 1000 00 1 1 1 10 00 0 1 11 10 10 10 10 11(2) 逻辑式(1) 常采用与或表达式的形式；(2) 在状态表中选出使函数值为 1 的变量组合；(3) 变量值为 1 的写成原变量，为0 的写成反变量，得到其值为 1 的乘积项组合。 (4) 将这些乘积项加起来(逻辑或)得到 “与或”逻辑函数式。2. 逻辑函数的表示方法(3) 逻辑图由逻辑式得到逻辑图A B C&111 Y&3. 逻辑函数的化简 例 1 应用逻辑代数运算法则化简

9、下列逻辑式：解已知组合逻辑电路图，确定它们的逻辑功能。(2) 对逻辑函数表达式化简或变换；组合逻辑电路：逻辑电路在某一时刻的输出状态仅由该时刻电路的输入信号所决定。分析步骤：(1) 根据逻辑图，写出逻辑函数表达式；(4) 由状态表确定逻辑电路的功能。(3) 根据最简表达式列出真值表；13.4.2 组合逻辑电路的分析例 1 分析下图逻辑电路的功能。真值表A B Y0 0 0 0 1 1 1 0 1 1 1 0功能：当 A、B 取值不相同时，输出为 1。是异或门。AB=1Y Y&A B&异或门符号返回一、 设计步骤逻辑抽象列真值表写表达式 化简或变换画逻辑图逻辑抽象：1. 根据因果关系确定输入、输

10、出变量 2. 状态赋值 用 0 和 1 表示信号的不同状态 3. 根据功能要求列出真值表根据所用元器件(分立元件 或 集成芯片)的情况将 函数式进行化简或变换。化简或变换：13.4.3 组合电路的基本设计方法（1）设定变量：二、 设计举例例 1 设计一个表决电路，要求输出信号的电平与三 个输入信号中的多数电平一致。 解输入 A、B、C ， 输出 Y（2）状态赋值：A、B、C ： 0 表示 输入信号为低电平Y ： 0 表示 输入信号中多数为低电平1. 逻辑抽象A、B、C ： 1 表示 输入信号为高电平Y ： 1 表示 输入信号中多数为高电平2. 列真值表ABCY 0 0 0 0 0 1 0 1

11、0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 10 0 0 1 0 1 1 13. 写输出表达式并化简最简与或式最简与非-与非式4. 画逻辑图 用与门和或门实现A BYC&1& 用与非门实现&13.5.1 半加器只求本位和，不考虑低位 的进位。实现半加操作的电路 叫做半加器。COSCABC = AB半加器逻辑图半加器逻辑符号A、B 为两个加数；C 为向高位的进位；S 为半加和。真值表 A B C 0 0 0 0 1 0 1 0 1 1 S 0 1 0 1 1 0=1&A BSC13.5 加法器被加数、加数以及低位的进位三者相加称为 “全加”，实现全加操作的电路叫做全加器。Ci-1

12、：来自低位的进位Ci ：向高位的进位13.5.2 全加器COCiAi BiCISiCi-1AiBiCi-1Si 0 0 000 00110 11 10 001 11 10 100 10 111011真值表Ci 0 1 11100 0全加器逻辑符号13.5.3 集成全加器TTL：74LS183CMOS：C661双全加器1 2 3 4 5 6 714 13 12 11 10 9 8C661C661VDD 2Ai2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai1Bi VSS 74LS18374LS183VCC 2Ai2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CI

13、n 2COn+1 2F1A1B 1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1COn+1 二、加法器（Adder）实现多位二进制数相加的电路 1. 4 位串行进位加法器特点：电路简单，连接方便速度低 = 4 tpdtpd 1位全加器的平均传输延迟时间C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI3. 3. 1 编码器（Encoder）编码：用文字、符号或者数字表示特定对象的过程（ 用二进制代码表示不同事物） 二进制编码器 二十进制编码器分类：普通编码器 优先编码器2nn 104或Y1I1编编 码码 器器Y2YmI2In

14、代 码 输 出信 息 输 入 编 码 器 框 图13. 6 编码器和译码器一、二进制编码器 用 n 位二进制代码对 N = 2n 个信号进行编码的电路 1. 3 位二进制编码器(8 线- 3 线)简化的编码表函 数 式Y2 = I4 + I5 + I6 + I7 Y1 = I2 + I3+ I6 + I7 Y0 = I1 + I3+ I5 + I7输 入输 出I0 I7 是一组互相排斥的输入变 量，任何时刻只能有一个端输入有效 信号。输 入输 出0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I73 位 二进制 编码器I0I1I6 I7Y2Y1Y0I2I4 I5I3函数式逻辑图 用或门实现 用与非门实现Y0 Y1 Y2111I7 I6 I5 I4 I3I2 I1I0 &Y0 Y1 Y2优先编码：允许几个信号同时输入，但只对优先级别最高 的进行编码。优先顺序：I7