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1、ICS 31.200 L56SJ中华人民共和国 电子 行业标准XX/T XXXXXXXXXIP 核可测试性设计指南Design-for-testability Guidelines for IP cores在提交反馈意见时，请将您知道的相关专利连同支持性文件一并附上。（送审稿）XXXX - XX - XX 发布XXXX - XX - XX 实施中华人民共和国工业和信息化部 发 布前 言本标准按照GB/T 1.1-2009给出的规则起草。 请注意本文件的某些内容可能涉及专利。本文件的发布机构不承担识别这些专利的责任。 本标准由全国集成电路标准化分技术委员会归口。 本标准主要起草单位： 本标准主要
2、起草人：IP 核可测试性设计指南1 范围本指南主要规定了嵌入到 SoC 中 IP 核的可测试性设计约束和结构，对可测试性结构、测试包封 （wrapper）及测试接口进行规定，以确保最大化嵌入到 SoC 中的 IP 核的制造测试覆盖率，同时最小 化测试开发周期。2 目的本指南可作为 IP 核可测试性设计的指南，适用于军用和民用 IP 核的提供者和集成者，以及第三 方机构对 IP 核进行可测试性设计、测试集成和 IP 核测试。3 规范性引用文件下列文件对于本文件的应用是必不可少的。凡是注日期的引用文件，仅所注日期的版本适用于本 文件。凡是不注日期的引用文件，其最新版本（包括所有的修改单）适用于本文
3、件。 SJ/T 11477-2014，IP 核交付项规范； SJ/T 11479-2014，IP 核文档结构指南。4 术语和定义4.1 IP 核 intellectual property（IP）core字面上是知识产权核，这里指经过验证，具有一定功能、可以复用的集成电路模块。IP核的形态 可以为软核、硬核和固核。4.2 数字硬 IP 核 digital hard IP core数字硬IP核是指通过了逻辑综合、布局、布线之后，映射到指定工艺，经过投片验证，以版图形 式提交的数字IP核。4.3 IP 核提供者 intellectual property（IP）core provider在IP核交
4、易过程中创建和提供IP核的实体。IP核的提供者将提供IP核的相关信息和服务，以此换 取收益。4.4 IP 核使用者 IP core user在IP核交易过程中接收IP核的实体。IP核的使用者将完成IP核的集成和复用工作，与IP核提供者相 对应。4.5 系统级芯片（片上系统）（SoC） system on a chip（SoC）片上系统（SoC）是指在一块芯片上实现的系统，完成指定功能。一般的SoC芯片中集成有一个或 几个处理器，还有大容量的内存、总线结构、外部设备、协处理器和I/O通道及其它IP核。4.6 测试图形 test pattern为实现在数字硬IP核集成进系统时对IP核的测试，数字硬
5、IP核需要有可测性测试结构，测试图形 提供了一系列的测试矢量，用于（IP核）芯片的测试。4.7 ATE自动测试设备。4.8 ATPG自动测试图形生成。4.9 内建自测试 BIST在器件内部使用嵌入的测试结构来对嵌入逻辑和存储器进行测试向量施加以及对响应进行评估。4.10 IDDQ 测试当IC处于静态，测量的IC抽取的静态电流。在CMOS工艺中，当晶体管没有开关动作时，其从电源 上不抽取或者抽取很小的电流。其也称为静态电流测试。4.11 测试模式 Test mode规定的测试特性，以及将器件配置到支持测试特性的配置模式。器件或许有很多测试模式，例如 功能操作、内建自测试、扫描测试以及存储器BIS
6、T等等。4.12 测试包封 Test Wrapper包围IP核的边界扫描测试结构，使得能够访问IP核的接口及测试结构，同时提供测试隔离、安全 模式以及增强IP核的可控制性和可观察性。测试包封可以使得IP核进行SoC级测试，而不需要IP核内部 详细信息。5 一般性指南5.1 概述一般性指南规定IP核的可测试性结构和方法的一般遵循的规则及指导原则，以便于SoC中IP核的测 试开发、测试交付及集成。5.2 IP 核的测试包封的交付测试包封在本指南中第8节中进行规定。5.3 IP 核的静态（或低功耗）模式 所提供的IP核应具有静态模式或者低功耗模式以便进行IDDQ测试。例如，高速IO接口会产生很大 的
7、静态电流，其应可以配置成CMOS电平模式，即低功耗模式，以便可以进行IDDQ测试。5.4 IP 核内逻辑电路的测试方法在大多数IC设计中，IP核中的时序元件是触发器（Flip-Flop），以D触发器居多，推荐采用MUX-D 扫描方法。5.5 存储器 BIST5.5.1 SRAM 或 ROM推荐存储器（SRAM或ROM）应包含BIST。 如果存储器（SRAM或ROM）没有包含BIST，应提供存储器的直接访问机制以便进行存储器读写测试。5.5.2 FLASH、EEPROM、PROM 和 DRAM推荐FLASH、EEPROM、PROM和DRAM应以独立的IP核进行交付。 推荐FLASH、EEPROM
8、、PROM和DRAM应含有BIST。 如果FLASH、EEPROM、PROM和DRAM嵌入在IP核中，则应提供存储器的直接访问机制以便进行存储器 读写测试。5.6 IP 核中的模拟电路应对IP核中模拟电路的测试特性采用文档进行说明。 如果IP核中既包含数字电路也包含模拟电路，应采用测试包封或其它隔离电路结构进行分隔，以 便能够对数字电路采用通常的测试方法（如扫描测试）进行测试。5.7 IP 核支持的测试模式IP核可以支持以下多种测试模式（并不局限以下模式），但至少应支持以下一种测试模式。a)输出使能/安全模式b)IDDQ 测试模式。c)IP 核扫描测试模式。d)IEEE 1149.1 边界扫描
9、测模式。 e)测试包封（Test Wrapper）。f)专用（Ad hoc）测试模式。g)逻辑 BIST。h)存储器 BIST。i)功能复位。j)测试复位。k)软件开发及调试模式。6 测试时序考虑6.1 概述对IP核测试电路的测试模式控制信号、测试时钟等时序关系进行规定或给出指导原则。6.2 测试模式控制信号与 IP 核时钟IP核进入测试模式的控制信号与IP核时钟之间的关系。a)确保控制测试模式的信号驱动只由组合逻辑电路组成的测试控制逻辑。如果 IP 核含有多个测 试模式，测试模式控制信号必须由连接到 IP 核的测试存储机制（例如，测试总线）或其组合 译码逻辑电路进行控制。IP 核内部的状态不
10、能影响 IP 核的测试模式。b)确保测试模式控制信号在 IP 核时钟信号下一个有效沿之前发生变化。6.3 IP 核全速测试在IP核全速测试模式下，测试信号与IP核工作频率的关系。确保在IP核全速测试模式下，测试信 号不会限制IP核功能工作频率，以及不会限制IP核输入输出的建立保持时间。6.4 IP 核扫描测试IP核扫描测试的寄存器与测试模式和测试时钟之间的时序关系。a)确保 IP 核的扫描链具有专用的头寄存器和尾寄存器，以便简化 IP 核扫描链接口时序的要求。头寄存器是扫描链的第一个寄存器，而尾寄存器是扫描链的最后一个寄存器，它们只用于扫 描移位操作而不用于 IP 核的功能操作。头寄存器和尾寄
11、存器使得 IP 核使用者不用考虑从 IP 核边 界到第一个扫描输入以及扫描输出到 IP 核边界之间的布线传输延迟。b)确保测试模式及测试使能等控制信号的布线传输延迟不超过半个时钟周期。7 IDDQ 测试方法7.1 静态模式提供关闭IP核中的所有直流通路的方法，以便在进行IDDQ测试时只存在静态的漏电流，而不会存 在直流电流流经它们。7.2 静态漏电流确保当IP核处于静态时的漏电流小于IP核单个短路故障时电流的50%，以避免进行IDDQ测试时混淆 通过/失效的结果。 对于超大规模IP核，其静态漏电流会接近IDDQ测试的电流阈值，因此，需提供电源划分方法，将 其划分到更小的部分，每一部分具有分离的
12、电源线和引脚。7.3 模拟及混合信号 IP 核为模拟IP核或者混合信号IP核中的模拟模块提供专用的电源线和引脚。在进行IDDQ测试时，关闭 这些模拟模块或从数字电源排除这些模拟模块。7.4 RAM 存储器提供关闭RAM高速模式电流的测试模式，或者使RAM处于待机模式。7.5 高速电路对于动态逻辑和电流模等高速电路，需提供低功耗模式，以便确保在进行IDDQ测试时不会产生大 的静态电流。8 扫描测试技术8.1 概述扫描测试是IP核实现可测试性设计的一种主要手段，以保证IP核本身的可测试性。对IP核中的扫 描测试进行规定以及给出指导原则。 对扫描测试的时钟、触发器、同步、扫描插入给出设计指导原则，以
13、便可以使用ATPG工具有效地 生成IP核的测试向量。 对IP核可进行测试扫描综合的设计方法给出指导原则，例如扫描稳定性、扫描效率等等。以便保 证测试结构以及生成的测试向量的质量。 扫描测试主要应用于数字IP核以及混合信号IP核中数字部分，包括软IP核和固IP核形式。8.2 IP 核的扫描测试方法8.2.1 正负时钟沿目前，一些ATPG工具能够处理正时钟沿和负时钟沿混合的设计。但是，不能保证所有IP核使用者 拥有这样的工具。同时，为了推动IP核测试的易用性，给出以下扫描测试的设计指南。a)避免将负沿时序元件连接到正时钟上。b)当仅作为输出出现在 IP 核边界上时，允许正沿寄存器由正沿时钟的负沿进
14、行驱动，这些寄存 器或者作为分开独立的扫描链进行扫描插入，或者根本不进行扫描插入。c)当用于停止或启动门控正沿时钟时，允许正沿寄存器由正沿时钟的负沿进行驱动，来进行时 钟控制以防止矮脉冲。这些寄存器不进行扫描插入，除非包含可以进行扫描移位的测试门控 功能，见图 1 中 test_clk_se。 此项允许使得扫描测试变得复杂，并且可能造成时钟使能部分的故障覆盖率下降。图 1 门控时钟时的情况d)如果正沿时钟域和负沿时钟域被分到两个不同的时钟树，在扫描模式时具有独立的测试旁路 引脚，允许正沿寄存器由正沿时钟的负沿进行驱动，如图 2。 这项测试时钟的允许，使得在测试时失去了原本时钟域之间的关系，需要
15、进行时钟歪斜的分 析和管理。或许也会失去精确执行延迟测试的能力。图 2 负时钟沿元件的时钟旁路的情况e)如果正沿时钟域和负沿时钟域被分到两个不同的扫描链，这两个不同的扫描链对于每一个域/ 边沿具有独立的扫描使能信号，允许正沿寄存器由正沿时钟的负沿进行驱动,如图 3。图 3 负时钟沿元件的正时钟沿时钟的情况8.2.2 异步处理采用以下方法之一处理异步功能。a)不要使用异步置位、复位、保持，不要使用具有异步功能的时序元件。b)所有异步功能，或者在时序元件中优先级比扫描移位高的功能，在扫描测试模式期间，必须 将它们直接连接到一个 IP 核引脚上，并满足单时钟周期时序要求。c)任何由功能逻辑产生的异步
16、控制信号，在扫描测试模式期间，必须由直接连接 IP 核引脚的扫 描测试信号进行门控，并满足单时钟周期时序要求。8.2.3 触发器a)确保不存在由组合逻辑采用反馈的形式来构造时序逻辑的情况。b)确保没有时序元件采用晶体管级进行表示。c)对于锁存器采用以下方式之一进行处理。1)不使用锁存器。2)仅允许透明锁存器。在扫描模式期间，如果存在扫描外接信号使锁存器处于透明状态， 在这种情况下允许使用锁存器。当锁存器处于透明状态时，不能出现多周期时序路径。3)如果设计库支持扫描锁存器，则允许这样的扫描锁存器。8.3 面向扫描测试的 IP 核设计方法8.3.1 测试综合和扫描插入a)确保 IP 核中使用的时序元件都能在库中映射到相应的扫描单元。b)确保所有时序元件和非时序元件都具有相应的 ATPG 模型。8.3.2 扫描测试中的存储器IP核中的存储器需要进行测试，存储器不能干扰扫描测试，同时，存储器不能在扫描测试或逻辑 BIST测试时被损坏。因此，在逻辑测试中需要对存储器进行处理。a)关于存储器阵列和扫描寄存器，至少采用以下之一方法进行处理。1)确保存储器阵列的输入输出被扫描寄存
