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1、基于 F-N 锁相环芯片 LMX2485E 的频率合成器设计单位或部门：XXX 作者：XXX摘要：摘要：本文对比分析了主流的频率合成器技术，对 F-N 频率合成器的相位噪声和杂散指标进行了分析，设计了基于 F-N 锁相环芯片 LMX2485E 的频率合成器方案，测试表明，设计方案基本满足要求。本文从理论和工程设计两方面对设计进行了分析验证，具有一定的工程参考价值。关键词：关键词：PLL；DDS；分数分频（F-N） ；相位噪声；杂散抑制频率合成器的功能是从一个高稳定度的基准频率产生多个高稳定度的频率输出，为其他电路单元提供高质量的本振信号或时钟信号。频率合成器的性能指标对无线通信设备的性能有重要
2、影响，随着无线通信的快速发展，频率合成技术已经成为无线通信的关键技术之一。1频率合成技术概述频率合成理论自 20 世纪 30 年代提出以来，取得了迅速的发展，形成了目前 5 种主要的技术：直接模拟频率合成技术、锁相频率合成技术、直接数字式频率合成技术、F-N 频率合成技术。12(1)直接模拟频率合成(DAFS)技术直接模拟频率合成（Direct Analog Frequency Synthesis）技术是最早出现的频率合成技术，原理简单，易于实现。但由于采用大量的混频、分频、倍频和滤波等模拟硬件设备，使频率合成器的体积大、成本高、结构复杂，容易产生杂散分量，大多数硬件的非线性影响难于抑制。因此
3、主要用于需要频率数量少的系统中，在宽带系统中一般不采用这种技术。(2)锁相频率合成技术（PLL）锁相式频率合成技术是基于锁相环的间接数字频率合成技术，利用负反馈跟踪环路保持 VCO 与参考频率的相频同步。同时，锁相环路中的环路滤波器相当于一窄带跟踪滤波器，因此能很好地选择所需频率的信号，抑制杂散分量和噪声。在环路中，设计良好的压控振荡器具有高的短期频率稳定性，而参考频率源具有高的长期频率稳定度，锁相频率合成器把这二者结合在一起，使其合成信号的长期稳定度和短期稳定度都很高。但锁相式频率合成技术的缺点是环路的调整需要一定的时间，因此频率转换时间较长。(3)直接数字频率合成技术（DDS）直接数字频率
4、合成技术（DDS）是一种新的频率合成方法，它从相位量化的概念出发进行频率合成。DDS 的基本原理如图 1-1 所示。图 1-1 DDS 基本原理结构图3DDS 由相位累加器（PA） 、正弦查询表（LUT） 、数模转换器（DAC）和低通滤波器（LPF）等部分组成。DDS 技术具有高的频率分辨率和很短的频率切换时间，输出信号相位连续，相位噪声低，采用全数字自动化控制，可以合成任意波形，集成度高、容易实现小型化。但缺点是输出频带受限，并且输出杂散较多。(4)F-N 频率合成技术该技术称为分数频率合成技术，在整数 PLL 技术的基础上采用分数分频器，实现分数分频(或称为小数分频)，其最小步进为鉴相频率
5、的分数倍，与 PLL 环路的整数分频相比，这种技术解决了相位噪声与频率步进之间的矛盾。分数分频的主要原理是采用双模分频器（或 4 模分频器） ，在控制信号的驱动下，在一定周期内不断变换分频比，从而实现平均意义上的分数分频。对于 VCO 来说，输出频率不会稳定在一个固定的值上，而是在所需输出频率值的上下波动，从而产生小数分频特有的小数杂散信号。42 关键技术指标分析2.1 相位噪声锁相环是一个负反馈系统，主要由 VCO、分频器、鉴相器和环路滤波器组成。由锁相环的基本原理可知，环路对于参考源的相位噪声呈现低通滤波特性，当频偏小于环路截止频率时，参考源的相位噪声会被衰减，滤波器阶数越多，衰减的速率越
6、cf快(但滤波器的群时延也会相应增加，影响环路的稳定性)。对于 VCO 的相位噪声，系统呈现高通特性，当频偏进一步增加时，带内噪声的贡献将变得越来越小，而 VCO的影响越来越大。当频偏远大于时，环路的相位噪声主要是 VCO 和缓冲放大器的cf噪声。另一方面，影响带内相位噪声性能的三个因素：参考源、参考分频器和鉴相器属于串联关系，对环路输出的相位噪声取决于性能最差的环节。F-N 锁相环芯片集成了参考分频器、主分频器和鉴相器，噪声分析模型如图 2-1 所示，环路的各个环节都对噪声有所贡献。对于参考源，用表示参考源的相位噪声密度，它是()(/)refNfdBc Hz频偏的函数，可以通过测量得到。参考
7、源的噪声是环路的输入噪声，对输出的影f响主要为倍频造成的噪声恶化。图 2-1 环路噪声分析模型5分频器和鉴相器的相位噪噪声主要由鉴相脉冲边沿的瞬时抖动产生，设参考分频器的抖动为，主分频器的抖动为，鉴相器的抖动为，那么总的抖动有效值可以rtvtpdt用公式(2-1)表示5。(2-1)222 pdrvttt现代的频率合成芯片一般都集成了上述的两个分频器和鉴相器，在 Banerjee 的著作中对此进行了详细的分析，得出了公式(2-2)的结论。(2-2)1101020log10logfloorHzcLLNF其中表示环路相位噪声密度在芯片输出端的等效。代表分频floorL11020log2HzL器和鉴相
8、器对噪声的贡献。而表示鉴相频率对输出噪声的影响，假设鉴相器1010logcF在单位时间内产生个噪声电流脉冲，当加倍后，单位时间内的噪声电流脉冲将有cFcF2个，将引起信噪比恶化3dB。cF考虑参考源的相位噪声，在鉴相器输出端的相位噪声应为：(2-3)1101020log10logdvfloorrefHzcrefLLNLNFN系统输出端的带内噪声为，表示环路滤波器的增益。()outdVLLA dB()A dB影响 VCO 相位噪声的因素有噪声(闪烁噪声)、FM 热噪声、闪烁相位噪声、1/ f谐振 Q 值和热噪声等。为改善 VCO 的相位噪声，需要尽量提高谐振器的无载 Q 值，其中主要是提高电感元
9、件的 Q 值；同时选用低噪声和低晶体管作为振荡器的放大管，cf并尽量要避免电路进入饱和状态。2.2 杂散控制杂散控制是设计频率合成器需要考虑的关键问题之一，杂散主要指存在于相位噪声边带中且功率高于噪声边带的单频信号，这些信号由于倒易混频效应，会对系统的抗干扰性能产生严重影响。分数分频技术的主要原理是通过控制分频比在相邻整数间的快速切换达到小数分频的目的。输出频率满足下式：OF（2-outrKFNFF4）其中为鉴相频率，N 为分频的整数部分，K 为小数部分的分子，F 为小数部分rF的分母。双模分频器的切换由累加器控制，累加器的每一次溢出将产生由于小数 N 分频造成的输出频率抖动。这种抖动产生的最
10、大杂散频率范围为。可以11,(1)rrFFFF看出，杂散信号的位置取决于分频比的分数部分，因此，增大 K 能够使杂散信号远离载波，便于利用环路滤波器抑制，在特殊情况下，可以通过改变 N 来增大 K，达到减小杂散的目的。但在大多数系统中，往往需要小步进的连续频率输出，对杂散的抑制需要更复杂的方法，目前主要的两种抑制小数杂散的技术主要是电流补偿技术和Delta-Sigma 技术，电流补偿的原理是采用附加的独立于鉴相器的电荷泵，抵消鉴相器电荷泵的噪声电流脉冲，降低噪声电流的功率达到抑制杂散的目的，由于电荷泵电流脉冲的复杂性，这种补偿的效果受到很大的限制6；而 Delta-Sigma 技术则是通过高频
11、调制将低频杂散信号的能量转移到高频端，达到降低单音杂散功率的目的，但却增加了高频段的相位噪声。3 环路设计方案3.1 技术指标要求在该方案中，频率合成器主要用于产生第一本振频率和第二本振频率，技术指标要求见表 3-1。表 3-1 频率合成器技术指标相位噪声(dBc/Hz)信号名称输出频率 (MHz)频率步进输出功率 (dBm)10k100k第一本振1050.4-1674.3200kHz+880-118第二本振9091Hz+880-120在实际的环路设计中，除了要保证表 3-1 中所列指标外，还要综合考虑环路的稳定性、锁定时间以及杂散输出等因素。3.2 设计方案锁相环的性能参数之间存在较为复杂的
12、相互联系，甚至矛盾。多环频率合成器、小数分频技术和 DDS 技术都能够较好解决指标相互冲突的问题，采取何种设计方式需要综合考虑电路的复杂度、性能要求以及成本等多种因素，在保证指标的情况下选取合理的技术方案，尽量降低电路的复杂性和成本需求。锁相环各项参数之间的关系可以用图 3-1 来说明。从图中可以看出，鉴相参考频率的选择影响很大，在满足频率步进的前提下应当选取尽量高的鉴相参考频率。频率步进参考频率参考杂散环路带宽调谐速度相位噪声相位噪声密度图 3-1 锁相环指标关系图第一本振锁相环需要产生产生 1GHz1.7GHz 信号，该范围已经大大超过了目前DDS 器件的输出能力，无法采用直接数字频率合成
13、技术。另一方面，环路步进要求为200kHz，如果采用整数 PLL 环路设计，那么由于倍频造成的相位噪声恶化量为：（3-()20log20log(1700/0.2)78.5phaseVCOdvNdBffdB1）由高稳定度基准频率分频得到的 200kHz 鉴相频率的相位噪声为142dBc/Hz10kHz(受限于分频器的噪声)，考虑倍频恶化，输出信号的相位噪声为63.5dBc/Hz，不能满足设计要求。为了改善相位噪声性能，需要提高鉴相参考频率，dvf根据倍频的影响，可以得到允许的最大整数分频倍数为：（3-2）80 ( 142) /20101258NINT 可用的最低鉴相频率为 1700/12581.
14、351351MHz，该频率高于环路最小频率dvf200kHz 的要求，因此不能用整数锁相环实现，需要采用小数分频技术。由于环路带宽内输出噪声密度由公式(2-3)决定，所以在保持输出频率不变的情况下，提高鉴VCOf相器参考频率能够改善相位噪声性能，每提高一倍，环路带宽内的相位噪声将dvfdvf降低 3dB。在方案中，采用的高稳定度频率基准为 96MHz，经分频后得到 24MHz 作为环路鉴相参考频率，参考分频比设为 96MHz/24MHz=4，环路主分频器的整数分频比为4170，小数分频为 1/120119/120，小数杂散的最低频偏为 200kHz，为了提高对小数杂散的抑制，环路带宽设为 30
15、kHz。环路滤波器采用三阶有源滤波器，以满足 VCO对压控电压的要求。第一本振环路原理框图见图 3-2 所示。Kd/4BW=30kFnStep=200kHzFr=24M96MHz图 3-2 第一本振环路原理框图根据相位噪声的指标要求，与第一本振环路的设计类似，第二本振环路的鉴相频率同样不能低于 1.351351MHz，为了实现 1Hz 步进，需要的小数分频比为 1351351，小数累加器的长度需要 21 位，可以实现，但这种方案的缺陷在于杂散难以控制，小数杂散将在带内密集出现，导致带内相位噪声性能不能满足要求，单环 PLL 无法有效解决相位噪声与频率步进之间的矛盾。为保证频率步进和相位噪声指标
16、同时满足要求，需要采用多环设计方案，将指标的优化设计分散在两个 PLL 环路中完成。基于电路复杂性的考虑， 第二本振环路采用 DDS+F-N PLL 方案实现。因此需要为 DDS 设计一个时钟环，产生所需的高稳定度时钟频率。环路电路原理框图见图 3-3 所示。Kd64/196MOCXO909MLMX24858/9/12/13Fr=14.203125MDDS/2Kd8/9/12/13/48LMX2485Fr=2M67.108864M图 3-3 第二本振环路模型DDS 时钟环路采用小数分频实现，96MHz 参考信号经过 48 分频后输出 2MHz 信号作为鉴相频率，对鉴相频率的选取原则是在芯片允许的范围内使用较高频率，但鉴相频率太高会使分频的整数部分低于分频器允许的最小分频比，导致无法实现。DDS采用 67.108864MHz（226Hz）时钟，输出 14.203125MHz 作为第二本振环路的鉴相参考频率，第二本振环路采用整数 PLL，分频比
