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1、1电子课程设计-彩灯控制器学院：太原科技大学华科学院班级：电子 H 班姓名：xxxxxx学号：2013xxxxx指导老师：xxxxx22015.12.300目目 录录一、设计任务与要求2二、总体框图23、选择器件44、功能模块161、花型控制电路的设计162、花型演示电路的设计203、节拍控制电路的设计214、时钟信号电路的设计22五、总体设计电路图236、硬件调试277、课程设计总结28八、参考资料301彩灯控制器1、设计任务与要求1.1.设计任务设计任务（1）进一步学习数字电子技术课程所学理论知识。（2）熟悉几种常用的集成数字芯片，并掌握其工作原理，会用其进行 电路的设计。（3）了解数字系
2、统设计的基本思想和方法，学会科学分析和解决问题。（4）根据设计要求完成一个彩灯控制电路的设计，并通过硬件调试进行验证。2.2.设计要求设计要求（1）所设计的 8 路彩灯能出现三种花型，能够完成三种花型的自动闪烁循环变换。（2）第一个花型是：8 路彩灯分两半，分别从左到右依次点亮，全亮后再分别从左到右依次熄灭。循环两次。（3）第二个花型是：从中间到两边一次点亮，全亮后再从中间到两边依次熄灭。循环两次。（4）第三种花型是：从左到右依次点亮，全亮后再从左到右依次熄灭。循环两次。（5）彩灯用发光二极管 LED 模拟。2、总体框图 设计彩灯控制器整体系统框图如图 1 所示。多谐振荡器/脉冲发生器 数据选
3、择器 计数器 移位寄存器 2 D 触发器 输出 图图 1 1 系统原理框图系统原理框图1.1.整体思路整体思路该循环彩灯的设计制作由时钟信号 CP 电路、花型控制电路、花型演示电路、节拍控制电路构成的集成电路来实现。本课程设计要实现三路不同花样的输出，则整个电路共由时钟电路、计数电路、开关电路、方向控制、数据输出五个模块构成。以时钟电路产生基础时为其他芯片提供基础时序脉冲。由两个十六进制计数器进行置数，形成不同的花型变化。另外，由数据选择器和双 D触发器构成开关电路，最后由移位寄存器输出到八路 LED 上，LED 共阴极输出（高电平有效）。由 555 定时电路输出两路一定频率的脉冲，一路输入到
4、74LS161 四位二进制可预置同步加法计数器中，一路输入到 74LS194 移位寄存器中。将 74LS161 的输出通过与非门和非门来控制双向移位寄存器 74LS194，并将数据选择器的输出结果输入到移位寄存器中，以此来控制 LED 灯的亮灭方式。2.2.每一模块的功能每一模块的功能时钟信号 CP 产生电路：由 555 定时器构成的多谐振荡器来产生。花型控制电路：由 74LS161 四位二进制同步计数器完成。花型演示电路：由 74LS194 双向移位寄存器完成（可左移右移完成花型变化）。 节拍变化电路：由 7LS151 八选一数据选择器完成，节拍的快慢变化可由 74LS74 双上升沿 D 触
5、发器完成，它可实现二分频。3.3.根据设计要求及思路拟定了以下两种方案根据设计要求及思路拟定了以下两种方案方案一方案一：总体电路共分三大块。第一块实现花型的演示；第二块实现花型的控制；第三块实现时钟信号的产生。结构框图如图 2 所示。结构框图如下：3时钟信号 CP 产生电路花型控制电 路花型演示电 路图图 2方案二：方案二：在方案一的基础上将整体电路分为四块。第一块实现花型的演示；第二块实现花型的控制；第三块实现节拍控制；第四块实现时钟信号的产生。并在部分电路的设计上与方案一采用了完全不同的方法，如花型的控制。结构框图如图 3 所示。结构框图如下：图图 3 34.4.总体方案的选择总体方案的选
6、择方案一与方案二最大的不同就在，方案一是基于基本要求而设计的，方案二加入了节拍的变化，花型控制电路和花型演示电路的 CP 都是节拍控制之后的CP。两种方案的基本思路相同，将整个设计电路的功能模块化，设计思想比较简单。元件种类使用少，且都较熟悉易于组装电路。这么设计的出发点是：电路设计模块化，易于检查电路，对后面的电路组装及电路调试都很方便。花型控制电路简单，花型也比较简单。由于在设计的构想时期，已经确定将电路模块化，设计的过程中又已经将节拍控制电路设计出来，通过仿真软件也实现了设计要求分频。方案二同时完成了分频的目的，只要确保每一模块实现其功能方案二并不难也不复杂，为了确保短时间内完成课程设计
7、和高效率，我选择了方案二。3、选择器件4本课程设计所用的器件如表一所示。表一表一 本次课程设计所用的仪器本次课程设计所用的仪器种类 元件 数目芯片电容LM55574LS15174LS7474LS16174LS19474LS0474LS004.7F100nF1 个1 个1 个2 个2 个4 个4 个1 个1 个电阻4.7K150K501 个1 个8 个二极管发光二极管（红、橙、绿、蓝）2 个*45普通二极管1 个1.1.由定时器由定时器 555 组成的多谐振荡器组成的多谐振荡器555 定时器的内部结构框图和符号图如图 4 所示，555 定时器的引脚图如图5 所示。图图 4 4 555 定时器的内
8、部结构框图和符号图定时器的内部结构框图和符号图（1）1 接地(GND)端；（2）2 是触发端；（3）3 是输出端；（4）4 是复位端；（5) 5 是控制端；（6）6 是阈值端；（7）7 是放电端；（8）8 是电源电压Vcc；(9)比较器 1，比较器 2；（10）、是与非门；（11）是缓1C2C1G2G4G存器。由图 4 所示的内部结构框图可知，它由比较器 1、比较器 2、与非门与1G组成的 SR 锁存器和放电三极管组成。555 定时器的功能主要由两个比较器2G决定。两个比较器的输出电压控制 RS 触发器和放电管的状态。555 定时器的工作原理：定时器的工作原理：由左上图可见，当第 5 脚悬空时
9、，第 8 脚所接的电源电压 Vcc 经三个 5k的电阻分压，电压比较器同相输入端的电压为 ，该电压是电压比较器1CCCV326的参考电压；电压比较器反相输入端的电压为 ，该电压是电压比较1C2CCCV31器的参考电压。当输入电压 时，电压比较器反 i1uCCV32CCV31CCV311C相输入端的输入电压小于同相输入端的参考电压，比较器的输出电压为高电1C平信号“1”；电压比较器同相输入端的输入电压从小于反相输入端的参考2C电压变化到大于反相输入端的参考电压，电压比较器2的输出电压从低电平2C信号“0”变为高电平信号“1”；RS 触发器处在保持的状态，保持CCV32CCV31010导通CCV3
10、111不变不变CCV3250%;为了减小占空比，在两边加了一个二极管，以21211 2RRRR TTq2R保证 T1、T2 相等。本设计中振荡周期 T=1s，所以，。这样可7 . 41R1502RFC7 . 41以实现 0.5S 节拍。（注：多谐振荡器部分也可以用一个电源来代替）2.2.八输入数据选择器八输入数据选择器 74LS151集成多路选择器 74LS151 具有 8 个输入信号、一对互补输出信号70DD Y 和 W、三个数据选择信号 C、B、A 和使能信号 G。本设计中 74LS151 是控制节拍的交替输出。多路选择器 74LS151 的逻辑图、引脚图、逻辑符号分别如图7、8、9 所示
11、。74LS151 数据选择器功能表如表三所示。10图图 7 7 多路选择器多路选择器 74LS151 的逻辑图的逻辑图图图 8 74LS151 的引脚图的引脚图 图图 9 多路选择器多路选择器 74LS151 的逻辑符号的逻辑符号表三表三 74LS151 数据选择器功能表数据选择器功能表输入输入输出输出选择选择选通选通YW11CBAG 10100000D0D00101D1D01002D2D01103D3D10004D4D10105D5D11006D6D11107D7D3.3.74LS74 触发器触发器74LS74 是一个双 D 触发器，是上升沿触发的。它具有接受并记忆信号的功能，属于脉冲触发方
12、式，抗干扰能力好，工作速度快。74LS74 的逻辑图、引脚图、内部原理图、逻辑符号图分别如图 10、11、12、13 所示，74LS74 的逻辑功能表如表四所示。图图 1010 74LS74 的逻辑图的逻辑图 图图 1111 74LS74 的引脚图的引脚图12图图 1212 74LS74 的内部原理图的内部原理图 表四表四 74LS74 的逻辑功能表的逻辑功能表输入 输出PR CLRCLKnDnQnQ0110100100111111011001110 nQnQ图图 1313 74LS74 的逻辑符号的逻辑符号4.4.74LS161（四位二进制同步计数器）（四位二进制同步计数器）74LS161
13、的引脚图、逻辑符号图分别如图 14、15 所示。74LS161 的逻辑功能表如表五所示。13图图 1414 74LS161 的引脚图的引脚图 图图 1515 74LS161 的逻辑符号的逻辑符号表五表五 74LS161 的逻辑功能表的逻辑功能表 输入CLRLOADENTENPCP输出0异步清零10同步置数1111计数110保持110保持74LS161 的逻辑功能的逻辑功能：当清零端=“0”，计数器输出 Q3、Q2、Q1、Q0 立CLR即为全“0”，这个时候为异步复位功能。当=“1”且=“0”时，CLRLOAD在 CP 信号上升沿作用后，74LS161 输出端 Q3、Q2、Q1、Q0 的状态分别
14、与并行数据输入端 D3，D2，D1，D0 的状态一样，为同步置数功能。而只有当=CLR=“1”、CP 脉冲上升沿作用后，计数器加 1；当=LOADENPENTCLR= =1 时，且= =0 或= =0 时，就保持原来状态。LOADENTENP5.5.双向移位寄存器双向移位寄存器 74LS19474LS194 既可以左移也可以右移，该寄存器具有模式控制端、，当1S0S=1，=1 时，同步并行输入；当=0、=1 时，右移；当=1、=0 时，1S0S1S0S1S0S左移；当=0、=0 时，时钟禁止。74LS194 的内部结构图、逻辑符号、引脚1S0S图分别有图 16、17、18 所示，74LS194 的逻辑功能表如表六所示。14图图 1616 74LS194 的内部结构图的内部结构图74LS194 的逻辑功能如下的逻辑功能如下：、为并行输入端；、3D2D1D0D3Q2Q1Q为并行输出端；为右移串行输入端；为左移串行输入端；、为操0QRSLS1S0S作模式控制端；为直接无条件清零端；为时钟脉冲输入端。74LS194 有RCCP5 种不同操作模式：并行送数寄存；右移(方向由)；左移(方向由3Q0Q0Q)；保持及清零。3Q图图 1717 74LS194 的逻辑符号的逻辑符号 图图 1818 74LS194 的引脚图的引脚图表六表六
