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1、第一章第一章 需求分析需求分析1.1 课程设计任务及要求1. 题目：“简单运算器设计”设计一个能实现一种运算的四位运算器。参加运算的 4 位二进制代码分别存放 在 2 个寄存器 A，D 中，要求在选择变量控制下完成如下基本运算：实现 A 异或 D，显示运算结果并将结果送至寄存器 D。2.具体要求如下：画出逻辑电路图，做出波形仿真，定时分析，管脚分配图，详细设计过程。1.2 设计思想及开发环境本设计用到的软件是 MAX+plus设计软件，MAX+plus是 Altera 公司提供的 FPGA/CPLD 开发集成环境，Altera 是世界上最大可编程逻辑器件的供应商之一。 MAX+plus界面友好
2、，使用便捷，被誉为业界最易学易用的 EDA 软件。在 MAX+plus上可 以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与 结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。 MAX+plus软件具有图形输入能力，用户可以方便的使用图形编辑器输入电路图，图 中的元器件可以调用元件库中元器件，除调用库中的元件以外，还可以调用该软件中的符 号功能形成的功能块、图形编辑器窗口。 MAX+plus开发系统的特点：1、开放的界面 2、与结构无关 3、完成集成化 4、丰富 的设计库 5、Opencore 特征 6、硬件描述语言（HDL） 7、模块化工具第
3、二章第二章 概要设计概要设计2.1 本设计的功能构成1.运算器的构成寄存器 A寄存器 D逻辑运算 符译 码 器显 示 器1图 1 运算器的结构图 2.运算器的概要设计要实现题目要求，首先需要寄存器来存放数据，然后将数据输出通过异或门 进行异或运算，运算的结构需分两路，一路传送到译码器中显示出来，另一路返 回。但运算结果不能直接传送到 D 寄存器中，需先与原 D 输入端的数进行或运算， 这样可保证结果不变并将结果送至 D 寄存器中。若要重新置数，需要将 CLRN 置 0 清零，否则下一次运算时将是上一次的运算结果与 A 新设的数进行运算，运算结 果出错。2.2 设计原理1.74195 芯片的功能
4、与作用：四位二进制并行寄存器，一个寄存器中有四个 D 触发器， 可用来存放四位二进制数。其中，CLRN 为清零，ST/LDN 为置数（本设计选择低电平置数） ， CLK 接脉冲。 2.74154 芯片的功能与作用：74154 即 4 线-16 线译码器，作用是将输入的码组翻译变 换成对应的输出信号，是编码的逆过程，可将运算结果显示成十进制数。第三章第三章 详细设计详细设计3.1 设计方案方案一：存放四位二进制数可以用四个 D 触发器，两个四位二进制数需采用八个 D 触 发器，输出结果也是一个四位二进制数，因此须采用 4 线-16 线译码器来显示。 方案二：存放四位二进制数可以用一个四位二进制并
5、行寄存器，本设计只需两个四位 二进制并行寄存器即可，输出显示共方案一。 比较两方案，发现方案二采用的芯片或元器件更少，且设计简洁，因此本设计采用方 案二。3.2 模块设计1.寄存器 寄存器用来存放数据，本设计过程采用 74195 四位二进制并行寄存器存放四 位二进制数，如图 2 所示，本题目要求两个二进制数进行异或运算，因此需要两2个寄存器。图 2 74195 2.异或门 异或门用来进行异或运算，将两个二进制数的对应位分别传送到四个异或门 中，如图 3 所示。图 3 异或门3.译码器 运算结果的四位二进制数分别传送到四个与门中，与门的另一端接控制器， 当控制端输出 1 时，结果保持不变。输出的
6、结果分两路传送，一路返回至 D 寄存 器，另一路传送至译码器中，译码为编码的逆过程，它将编码时赋予代码的含义3“翻译”过来，可用来显示结果，由于运算结果为一个四位二进制数，因此本设 计采用 4 线-16 线译码器，如图 4 所示。图 4 741544.回送电路 运算结果需回送到 D 寄存器中。为使结果送回至 D 寄存器中，结果得到的四 位二进制数须先与原输入端 D 的四位二进制数进行或运算，这样可使进入 D 寄存 器中的数为运算结果，达到会送的目的。如图 5 所示。图 5 回送电路43.3 系统综合设计可以实现两个四位二进制数异或运算并将结果送回寄存器的运算器电路图（见 p7 图 8） 。5图
7、 86第四章第四章 调试与仿真调试与仿真4.1 仿真软件简介MAX+plus可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程， 它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件 编程。4.2 仿真结果3.波形结果（如图 6 所示）说明：ST/LDN 为置数端（低电平置数） ，CLRN 为清零端（低电平清零） ，CLK12 为脉冲。2（即 0010）与 4（即 0100）异或结果为 6（即 0110） ，因此 Y6 低电平显示。1（即 0001）与 2（即 0010）异或结果为 3（即 0011） ，因此 Y3 低电平显示。2.定时分析电路编译无错误
8、后开始定时分析，分析结果如图 6 所示。图 6 定时分析结果73.管脚分配图完成定时分析后进行管脚分配，如图 7 所示。图 7 管脚分配图8第五章第五章 总结和体会总结和体会通过这次对运算器的设计我学到了不少东西，更深一步掌握了逻辑电路图的设计，熟 悉了芯片的结构及掌握了个芯片的工作原理和其具体的使用方法，并且学会了MAX+plus的使用方法，加强了理论知识与实践统一的能力，这将对我以后有很大的帮 助。 在连接电路过程中要求熟悉逻辑电路及其芯片各引脚的功能，这样在电路出错时才能 准确快速地找出错误所在并及时纠正了。 在这次设计过程中我遇到了很多困难，有很大一部分原因是自己对基础知识的掌握程 度不够，这次的设计给了我很大的警示与启发，在今后的学习中我需要更加认真与严谨。致致 谢谢由于有上官晋太老师的指导及同组同学的帮助与配合这次课程设计才得以顺利完成， 在这里我向他们表示诚挚的谢意！参考文献参考文献数字逻辑与数字系统设计 张少敏 陈基禄 郑顾平 王保义9指导教师评语指导教师评语：指导教师签名： 年 月 日项项 目目权重权重成绩成绩1、设计过程中出勤、学习态度等方面0.12、设计技术水平0.43、编程风格0.24、设计报告书写及图纸规范程度0.3成成绩绩评评定定总 成 绩
