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1、南京信息工程大学数字电路 实验报告学号：20111305062班级：11 电信 2 班姓名：杨天星第一章1、引言计数器电路是一种随时钟输入 CP 的变化，其输出按一定的顺序变化的时序电路，其变化的特点不同可将计数器电路按以下几种进行分类： 按照时钟脉冲信号的特点分为同步计数器和异步计数器两大类，其中同步计数中构成计数器的所有触发器在同一个时刻进行翻转，一般来讲其时钟输入端全连在一起；异步计数器即构成计数器的触发器的时钟输入 CP 没有连在一起，其各触发器不在同一时刻变化。一般来讲，同步计数器较异步计数器具有更高的速度。按照计数的数码变化升降分为加法计数器和减法计数器，也有一些计数器既可实现加计
2、数又可实现减计数器，这类计数器为可逆计数器。按照输出的编码形式可分为：二进制计数器、二十进制计数器、循环码计数器等。 按计数的模数（或容量）分：十进制计数器、十六进制计数、六十进制计数器等。 2、主要设计要求利用 74LS163 设计模为 100 的计数器第二章1、电路设计和分析1、74LS163 逻辑功能表2、芯片特性74LS163 为二进制四位并行输出的计数器，它有并行装载输入和同步清零输入端。74LS00 为四二输入与非门。74LS20 为四输入与非门。3、设计思路用两个模为 10 的计数器构成模为 100 的计数器。模为 10 的计数器实现方法：用一个与非门，两个输入取自 QA 和 Q
3、D，输出接清零段 CLR。当第 9 个脉冲结束时，Q A 和 QD 都为“1” ，则与非门输出为“0” ，并加到 CLR 端，因 CLR 为同步清零端，此时虽已建立清零信号，但并不执行，只有第 10 个时钟脉冲到来后 74LS163 才被清零。4、电路仿真 第三章1、实验结果分析1、设计结果 该设计可以实现 0 到 99 循环计数。2、遇到的问题一开始设计时，只简单完成了 2 个 10 位计数器功能，以至于没有考虑到十位清零问题，做出来的是 90 进制的计数器。3、解决方法将十位 163 芯片的 ENT 引脚与 QA 和 QD 一起通过与非门接到CLR，这样当计数器到 99 时就会给 CLR 一个低电平，使十位清零。第四章1、设计优缺点能实现 0 到 99 任意置数并计数。缺点是所用芯片较多，连线复杂。2、课程总结数电实验课程是数字电路学习的实践课程，通过该课程的学习，我体会到理论要与实践结合才能发挥作用，只学习理论并不一定能完成一些实际的设计。看似很简单的题目到真正来做的时候就会出现各种错误，这也提醒我在以后的学习中要多多实践，将学到的理论知识灵活地运用到实践中去，不断提高自己的动手能力。另外在实践中不能想当然的去猜想，一定要通过实践来检测设计的电路是否正确。对于本课程，我希望能在多增加一点课时，熟能生巧，多思考，多动手，才会有真正的收获。
