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1、第一章绪论1.1研究内容及意义高精度的信号源对通信系统、电子对抗以及各种电子测量技术十分重要。随着电子技术的发展,对信号源频率的准确度、稳定度,以及频谱纯度等方面要求越来越高。传统的信号发生器由于波形精度低,频率稳定性差等缺点,已经不能满足许多实际应用的需要。本系统设计的函数发生器是以可编程逻辑器件 CPLD 为核心，采用直接频率合成技术，通过数模转换电路，构成一个精度较高，波形稳定的函数信号发生器。较传统的频率合成技术相比,直接频率合成技术（Direct Digital Synthesis，简称 DDS），具有频率分辨率高、频率转变速度快、输出相位连续、相位噪声低、可编程和全数字化、便于集成
2、等突出优点,使其得到越来越广泛的应用,成为众多电子系统中不可缺少的组成部分。在现代电子技术中，信号源在各种实验应用和实验测试处理中应用非常广泛作，为激励源，仿真各种测试信号。本文根据信号波形的产生特点，采用基于 CPLD/FPGA 的 VHDL 硬件描述语言，仿真实现了多波形发生器的设计。仿真结果输出较高精度、稳定的波形信号，可以满足测量或各种实际需要，方便、简易实用。1.2 国内外研究概况传统的波形发生器多采用模拟电路或单片机或专用芯片，由于成本高或控制方式不灵活或波形种类少不能满足实际需求。目前市场上的数字信号发生器主要采用直接数字合成技术，这种波形发生器不仅可以产生可变频的载频信 号、各
3、种调制信号，同时还能和计算机配合产生用户自定义的有限带宽的任意信号，可以为多领域的测试提供宽带宽、高分辨率的测试信号。从目前发展状况来看，国外数字信号发生器的研制和生产技术已经较为成 熟。国内市场上的波形发生器，其电路形式有采用运放及分立元件构成；也有采用单片集成的函数发生器，而在现代电子系统设计中，DDS 技术发展迅速，由于其易于单片集成，积小，价格低，功耗小，因此其应用也越来越广泛。并且在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平， 为系统提供了优于模拟信号源的性能。1.3本文主要内容本文的设计主要基于可编程
4、逻辑器件 CPLD 设计多波形信号发生器，由VHDL 编程实现，并通过外围数模转换电路，完成函数信号发生器的设计，最后对整个波形发生器进行调试仿真。第一章为对多波形信号发生器的研究内容及发展的综合概述。第二章为系统设计平台介绍、系统设计方式及原理框图概述。第三章为硬件设计及外围电路方案介绍。第四章为系统的软件设计及各模块的具体功能介绍。第五章介绍了系统调试过程、解决问题及调试仿真结果。第六章是为本次设计作综合总 结。第二章2.1 系统设计平台介绍系统概述EDA（Electronic Design Automation）技术作为现代电子设计技术的核心，它依赖功能强大的计算机，在 EDA 工具软件
5、平台上，对以硬件描述语言 HDL（Hardware Description Language为系统逻辑描述手段完成的设 计文件，自动完成逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线），以及逻辑优化和仿真测试等项功能，直至实现既定性能的电子线路系统功能。本系统通过可编程逻辑器件 CPLD 设计，其特点是直接面向用户，具有极大的灵活性和通用性，使用方便，硬件测试和实现快捷，开发效率高，成本低，工作可靠性好等， CPLD 器件的设计可分为设计输入，设计实现和器件编程三个步骤及相应的功能仿真，时序仿真和器件功能测试三个验证过程。可编程逻辑器件 CPLD 设计流程如图 2.1 所示：图 2.1 可编
6、程逻辑器件设计流程图如图 2.1 所示，设计输入可分为两种类型，图形输入和 HDL 文本输入， 常用的有原理图输入和应用硬件描述语言设计输入，在下载之前，通过软件进行综合和仿真，这种设计方法可以节约设计周期，设计灵活性，成本低。由于其可编程特性，可以通过软件对系统功能进行修改，易于更改和开发。在硬件描述语言方面，本系统采用了 VHDL 硬件描述语言， VHDL全名是 VHSIC(Very High Speed Integrated Circuit) Hardware Description Language是 EDA 技术的重要组成部分,由美国国防部发起创建，由 IEEE (The Insti
7、tute of Electrical and Electronics Engineers)进一步发展并发布，是硬件描述语言的业界标准之一。VHDL 具有与具体硬件电路无关和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力。相比其他硬件描述语言，VHDL 的优势表现在以下几点：（1） VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。VHDL 采用类似高级语言的语句格式完成对硬件行为的描述，具备更强的模块化能力，并拥有良好的可读性以及程序的移植性。（2）（3） VHDL 具有多层次的设计描述功能，既可以描述系
8、统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。本次设计是基于 Quartus II 软件设计的，Quartus II 是 Altera 公司的综合性 PLD/FPGA 开发软件，支持原理图、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language等多种设计输入形式，内嵌自 有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD 设计流程。图形或HDL 编辑分析与综合适配器编程文件汇编编程器时序分析器设计输入综合或编译适配器件下载仿真图 2.2 Quartu
9、s II 设计流程图图 2.2 上排所示的 是 Quartus II 编译设计的主控界面，它 显示了Quartus II 自动设计的各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编程文件汇编、时序参数提取以及编程下载几个步骤。图2.2 下排的流程框图，是与上面的 Quartus II 设计流程相对照的标准的 EDA 开发流程。2.2 信号发生器设计方式介绍Direct Digital Synthesis(DDS)是 20 世纪 60 年代末出现的第三代频率合成技术。用 DDS 技术来设计制作一个基于 CPLD 的三相多波形函数发生器，并使它能输出正弦波、三角波、方波等波形信
10、号源，三种波形的相位差为120。信号发生器中的 CPLD 芯片是 DDS 的控制及数据处理的核心，电路系统主要由数控分频、寻址计数器、模 360 加法器、波形数据储存 ROM 和外围DAC 转换电路组成。波形数据产生器由数控分频、寻址计数器、正弦 ROM、方波三角波 ROM 构成。在时钟信号发生器作用下，根据输入数据不同产生不同的分频比，数控分频生成相应频率的时钟信号作为寻址计数器的输入时钟， 产生对 ROM 进行寻址的地址，输出波形数据后，再由 DAC 电路数模转换处理后输出最终所需要的波形信号。本系统采用 Quartus II 开发平台，VHDL 语言编程实现。方波和三角波波形 ROM 模
11、块利用逻辑单元实现 ROM 设计，由于正弦查找表较为复杂，用逻辑单元实现数据较多，所以正弦 ROM 采用 LPM_ROM 定制，完成外围电路的焊接之后，通过 Quartus II 把编写完的程序烧录入 CPLD 芯片，再通过示波器对整个波形发生器进行调试，使其达到预期的效果。2.3 系统原理框图介绍根据设计要求，多波形信号发生器由 3 部分组成，即时钟信号发生器、波形数据产生器和 D/A 转换电路。晶体振荡器产生稳定度很高的时钟信号，在时钟信号的作用下，波形数据产生器生成频率可变的波形数据数字信号，经数模转换电路最终输出所需波形信号。幅度的调节可通过改变 D/A 转换芯片电阻网络的基准电压实现
12、。CLKDFR（数控分频器）XunZhi(寻址计数器)ROMm21波形数据SIN_ROMDATA4.0数据输入M360加法器ROMm21波形数据SIN_ROMM360加法器ROMm21波形数据SIN_ROM基于 CPLD 的波形数据产生器系统模块如图 2.3 所示。图 2.3 波形数据系统框图图中 DFR 为数控分频器，根据仪器面板 4 位数字量开关产生的预置数据D 输出不同频率的时钟，以改变输出信号的频率。XunZhi 根据输入的始终产生计数地址，在时钟的作用下，ROM，SIN_ROM 模块分别产生方波和三角波、正弦波的波形数据，再通过 m360 模块将地址进行移相处理，可输出不同相位的波形
13、，m21(数据选择器)在面板上的波形选择开关 sel 的控制下，选择输出不同的波形数据，送至 D/A 转换电路。D/A 转换采用 8 位的 DAC0832 芯片。第三章3.1CPLD 及芯片介绍硬件及外围电路设计CPLD复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。通过借助集成开发软件平台进行基本的设计，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。CPLD编程技术采用电可擦除储存单元的E2PROM或
14、Flash Memory技术，CPLD被编程后改变了电可擦除储存单元中的信息，掉电后可保存。由于内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。本次设计采用 Altera 公司的 ACEX1K 系列 EP1K10TC100-3，其典型逻辑门数（包括逻辑门和 RAM）为 10000 门，最大可用系统门数为 56000 门，逻辑单元（ Logic elements）为 576 个，逻辑阵列模块（ Logic array blocks）为 36 个，嵌入式阵列模块（Embedded array blocks）为 3 个， RA
15、M 总容量为 12288 字节，EP1K10TC100-3 具有 100 个管脚，除电源引脚、地线引脚、全局控制引脚和 JTAG 引脚外，共提供了 66 个可用 I/O 脚， 这些引脚可以任意配置为输入、输出和双向方式，芯片的工作电压为+5V。通常情况下在硬件调试的过程中一般使用下载电缆进行下载，而当调试完成以后要用配置芯片对 FPGA 进行配置。配置芯片在每次系统上电以后自动将配置文件加载到 FPGA 中形成电路。3.2硬件总体方案介绍由于模拟电路复杂程度较高，而且在检查电路的时候会有很大的工作量，且可调性差。并且电路带来的高频干扰也会更大，影响波形效果。而单片机电路确定方案后不易更改硬件电路，可变性不高，功能修改完善不方便，所以本次设计除了采用 CPLD 设计电路，由于其可编程特性，在设计调试时可以不断改变电路硬件的逻辑关系，而不必改变系统的硬件结构，缩短了设计周期，提高了设计效率。数控分频电路在完成模块程序编译仿真后，通过 USB-Blaster 编程器将系统配置文件下时DAC钟CCPLD主控电路数模示波器输出L
