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1、已知逻辑电路如下图所示,分析该电路的功能。,一位全减器,A是被减数,B是减数,C是低位的借位;F1是本位上的差,F2是向高位的借位。,设计一个带控制端的组合逻辑电路,控制端X=0时,实现 , ;控制端X=1时,实现 , ; 用与非门及反相器实现。,(1)、真值表,输入量X、A、B;输出量F。,用组合逻辑电路的设计方法,设计一个将8421码变换为2421码的转换电路,门电路自选。,附:2421码编码表,真值表,设输入变量X3、X2、X1、X0为8421码,,输出变量Y3、Y2、Y1和Y0为2421码。,Y3 = X3 + X2X1 + X2 X0,Y2 = X3 + X2X1 + X2,2017
2、/6/26,5,用74LS138译码器实现逻辑函数:,74HC138(74LS138)集成译码器,逻辑图,A2=A、A1=B、A0=C,8,例 用译码器实现全加器。,解:,(1)分析设计要求,列出真值表,设被加数为 A,加数为 B ,低位进位数为 Ci 输出本位和为 S,向高位的进位数为 Co,真值表如下:,(3)选择译码器,令 A2 = A,A1 = B,A0 = Ci,(2)根据真值表写函数式,(4)根据译码器的输出有效电平确定需用的门电路,(5)画连线图,2017/6/26,12,设计一个三输入的“多数表决电路”。当输入的A、B、C中有两个或两个以上为“1”时,输出为“1”,否则为“0”
3、。用151实现表决电路。,2017/6/26,13,令A=S2、B=S1、C=S0,设计一个8421 BCD码变余3码的转换电路。,、11/64的原码、反码和补码分别为_、_、_。,原码 1.001011,反码 1.110100,补码 1.110101,原码 :正数符号用“0”表示 后面的数值部分就是它的二进制数 ;负数用“1”表示它的符号,后面的数值部分就是它的二进制数。,反码 :正数,反码与原码相同;对于负数,反码的符号位不变,数值部分是原码的逐位变反(即1变0,0变1),补码 :正数的补码与原码相同。负数,符号位不变,数值部分则是逐位求反(即反码),然后在最低位加1 。,十进制数为92,
4、其余三码为_。,运用反演规则时必须注意以下两个原则:(1)保持原来的运算优先级,即先进行与运算,后进行或运算。并注意优先考虑括号内的运算。(2)对于反变量以外的非号应保留不变。,6 32 某同步时序电路的状态图如图所示,试写出用D触发器设计时的最简激励方程组。,状态表,检查自启动能力,无自启动能力,633 试用上升沿触发的JK触发器设计一同步时序电路,其状态图如图所示,要求电路使用的门电路最少。,输入变量:A,输出变量:Y,不用检查自启动能力,用JK触发器设计一个“111”序列检测器,允许重复,要求用一个输出信号来表示检测结果。,状态迁移图,状态表,S0-=00;S1=01;S2=10;S3=
5、11,状态分配,Q1n+1=XQ1nQ0n+XQ1n J1=XQ0n ,K1=X; Q0n+1=XQ1nQ0n+XQ1nQ0n JO=XQ1n K0=XQ1n,试用正边沿D触发器设计一个1100序列检测器,它有一个输入端和一个输出端,(1)S0:初始状态S1:收到一个1S2:收到11S3:收到110S4:收到1100,输入变量:A,输出变量:Z,(3)状态编码,(4)求输出方程、驱动方程,S0=00S1=01S2=10S3=11,输出方程:,驱动方程:,不用检查自启动能力,画出符合以下关系的010序列检测器的状态转换图,X为序列输入,Z为检测输出。X:1010101010Z:000100010
6、0,S0:初始状态,S1:输入0,S2:输入01,S3:输入010,由状态图可见,电路的有效状态是三位循环码。从时序图可看出,电路正常工作时,各触发器的Q端轮流出现一个宽度为一个CP周期脉冲信号,循环周期为3TCP。电路的功能为脉冲分配器或节拍脉冲产生器。,4、逻辑功能分析,试用双D触发器设计一个脉冲分配器,输出波形如图所示。,0001,0010,1000,0100,G3=Q1Q0,G2=Q1Q0,G1=Q1Q0,G0=Q1Q0,D1=Q1Q0+Q1Q0,D0=Q1Q0+Q1Q0=Q0,6.3.4 试用下降沿触发的D触发器设计一同步时序电路,其状态图如图题(a)所示,s0、s1、s2的编码如图题(b)所示。,S0=00S1=01S2=10,S0=00S1=01S2=10,00,01,10,有自启动能力,试分析如图所示的逻辑电路,写出输出逻辑函数的表达式,并化简。,