大疆创新硬件笔试题-修订编选

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1、产生 EMC 问题主要通过两个途径:一个是空间电磁波干扰的形式;另一个是通过 传导的形式，换句话说，产生 EMC 问题的三个要素是 ： 电磁干扰源、耦合途径、 敏感设备。 传导、辐射 7n-O1p Rh$z 骚扰源-（途径）- 敏感受体 MOS 的并联使用原则： 1.并联的 MOS 必须为同等规格，最好是同一批次的。 2.并联的 MOS 的驱动电路的驱动电阻和放电电路必须是独立分开的，不可共用驱动电阻和 放电电阻。 3.PCB 走线尽量保证对称，减小电流分布不均 光耦一般会有两个用途：线性光耦和逻辑光耦，如果理解？ 工作在开关状态的光耦副边三极管饱和导通，管压降0.4V，Vout 约等于 Vc

2、c（Vcc-0.4V 左右）， Vout 大小只受 Vcc 大小影响。 此时 IcIf*CTR， 此工作状态用于传递逻辑开关信号。 工作在线性状态的光耦，Ic=If*CTR，副边三极管压降的大小等于 Vcc-Ic*RL，Vout= Ic*RL=(Vin-1.6V)/Ri * CTR*RL，Vout 大小直接与 Vin 成比例，一般用于反馈环路里面 (1.6V 是粗略估计，实际要按器件资料，后续 1.6V 同) 。 2 光耦 CTR 概要： 1)对于工作在线性状态的光耦要根据实际情况分析； 2)对于工作在开关状态的光耦要保证光耦导通时 CTR 有一定余量； 3)CTR 受多个因素影响。 2.1

3、光耦能否可靠导通实际计算 举例分析，例如图.1 中的光耦电路，假设 Ri = 1k,Ro = 1k,光耦 CTR= 50%，光耦导通时假 设二极管压降为 1.6V，副边三极管饱和导通压降 Vce=0.4V。输入信号 Vi 是 5V 的方波， 输出 Vcc 是 3.3V。Vout 能得到 3.3V 的方波吗？ 我们来算算：If = (Vi-1.6V)/Ri = 3.4mA 副边的电流限制：Ic CTR*If = 1.7mA 假设副边要饱和导通，那么需要 Ic = (3.3V 0.4V)/1k = 2.9mA，大于电流通道限制，所以 导通时，Ic 会被光耦限制到 1.7mA， Vout = Ro*

4、1.7mA = 1.7V 所以副边得到的是 1.7V 的方波。 为什么得不到 3.3V 的方波， 可以理解为图.1 光耦电路的电流驱动能力小， 只能驱动 1.7mA 的电流，所以光耦会增大副边三极管的导通压降来限制副边的电流到 1.7mA。 解决措施：增大 If；增大 CTR；减小 Ic。对应措施为：减小 Ri 阻值；更换大 CTR 光耦； 增大 Ro 阻值。 将上述参数稍加优化，假设增大 Ri 到 200 欧姆，其他一切条件都不变，Vout 能得到 3.3V 的方波吗？ 重新计算：If = (Vi 1.6V)/Ri = 17mA；副边电流限制 Ic CTR*If = 8.5mA，远大于副边饱

5、 和导通需要的电流(2.9mA)，所以实际 Ic = 2.9mA。 所以，更改 Ri 后，Vout 输出 3.3V 的方波。 开关状态的光耦， 实际计算时， 一般将电路能正常工作需要的最大 Ic 与原边能提供的最小 If 之间 Ic/If 的比值与光耦的 CTR 参数做比较，如果 Ic/If CTR，说明光耦能可靠 导通。一般会预留一点余量（建议小于 CTR 的 90%）。 工作在线性状态令当别论。 2、输出特性曲线、输出特性曲线 输出特性曲线是描述三极管在输入电流iB保持不变的前提下， 集电极电流iC和管压降uCE 之间的函数关系，即 （5-4） 三极管的输出特性曲线如图5-7所示。 由图5

6、-7可见， 当IB 改变时，iC和 uCE的关系是一组平行的曲线族，并有截止、放大、饱和三个工作区。 （1）截止区 IB=0 持性曲线以下的区域称为截止区。此时晶体管的集电结处于反偏，发射结电压 uBE0，也是处于反偏 的状态。由于 iB0，在反向饱和电流可忽略的前提下，iC=iB也等于 0，晶体管无电流的放大作用。处 在截止状态下的三极管，发射极和集电结都是反偏，在电路中犹如一个断开的开关。 实际的情况是 ： 处在 截止状态下的三极管集电极有很小的电流 ICE0，该电流称为三极管的穿透电流，它是在基极开路时测得的 集电极-发射极间的电流， 不受 iB的控制， 但受温度的影响。 （2） 饱和区

7、 在图 5-4 的三极管放大电路中， 集电极接有电阻 RC， 如果电源电压 VCC一定， 当集电极电流 iC增大时， uCE=VCC-iCRC将下降， 对于硅管， 当 uCE 降低到小于 0.7V 时，集电结也进入正向偏置的状态，集电极吸引电子的能力将下降，此时 iB再增大，iC 几乎就不再增大了，三极管失去了电流放大作用，处于这种状态下工作的三极管称为饱和。 规定 UCEUBE 时的状态为临界饱和态，图 5-7 中的虚线为临界饱和线，在临界饱和态下工作的三极管集电极电流和基极 电流的关系为 ： （5-1-4） 式中的 ICS，IBS，UCES分别为三极管 处在临界饱和态下的集电极电流、 基极

8、电流和管子两端的电压 （饱和管压降）。 当管子两端的电压 UCEUCES 时，三极管将进入深度饱和的状态，在深度饱和的状态下，iC=iB的关系不成立，三极管的发射结和集电 结都处于正向偏置会导电的状态下，在电路中犹如一个闭合的开关。 三极管截止和饱和的状态与开关断、 通的特性很相似，数字电路中的各种开关电路就是利用三极管的这种特性来制作的。 （3）放大区 三极管 输出特性曲线饱和区和截止区之间的部分就是放大区。工作在放大区的三极管才具有电流的放大作用。此 时三极管的发射结处在正偏，集电结处在反偏。由放大区的特性曲线可见，特性曲线非常平坦，当 iB等量 变化时，iC几乎也按一定比例等距离平行变化

9、。由于 iC只受 iB控制，几乎与 uCE的大小无关，说明处在放 大状态下的三极管相当于一个输出电流受 IB控制的受控电流源。 上述讨论的是 NPN 型三极管的特性曲线， PNP 型三极管特性曲线是一组与 NPN 型三极管特性曲线关于原点对称的图像。 1、什么是建立时间（Tsu）和保持时间（Th） 以上升沿锁存为例，建立时间是指在时钟翻转之前输入的数据 D 必须保持稳定的时间； 保持时间是在时钟翻转之后输入数据 D 必须保持稳定的时间1。如下图所示，一个数据要 在上升沿被锁存，那么这个数据就要在时钟上升沿的建立时间和保持时间内保持稳定。 PCB Layout 中的中的 3W 线距原则线距原则

10、串扰（Crosstalk）是指信号线之间由于互容（信号线之间的空气介质相当于容性负载），互感（高频信号 的电磁场相互耦合）而产生的干扰，由于这种耦合的存在，当一些信号电平发生变化的时候，在附近的信 号线上就会感应出电压（噪声），在电路设计中，抑制串扰最简单的方法就是在 PCB Layout 中遵循 3W 原 则。 3W 原则是指多个高速信号线长距离走线的时候，其间距应该遵循 3W 原则，如下图 1 所示，3W 原则要求 相邻信号线中心距离不能少于线宽的 3 倍， 据一些资料记载的， 满足 3W 原则能使信号间的串扰减少 70%。 我们在对高速信号，例如 DDR3，PCIE，SATA2 等布线的

11、时候都会遵循这个原则。 只要是接触过 Layout 的人都会了解差分走线的一般要求，那就是“等长、等距”。等长是为了保证两个差分 信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近 原则”有时候也是差分走线的要求之一。 11、锁存器、触发器、寄存器三者的区别。 触发器：能够存储一位二值信号的基本单元电路统称为“触发器”。 锁存器 ： 一位触发器只能传送或存储一位数据，而在实际工作中往往希望一次传送或存储多 位数据。为此可把多个触发器的时钟输入端 CP 连接起来，用一个公共的控制信号来控制， 而各个数据端口仍然是各处独立地接收数据。 这样所构成的能一次

12、传送或存储多位数据的电 路就称为“锁存器”。 寄存器 ： 在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称 为寄存器。由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触 发器能够存储一位二进制码，所以把 n 个触发器的时钟端口连接起来就能构成一个存储 n 位二进制码的寄存器。 区别 ： 从寄存数据的角度来年，寄存器和锁存器的功能是相同的，它们的区别在于寄存器是 同步时钟控制，而锁存器是电位信号控制。可见，寄存器和锁存器具有不同的应用场合， 取决于控制方式以及控制信号和数据信号之间的时间关系 ： 若数据信号有效一定滞后于控制 信号有效，则只能使用锁存器

13、 ； 若数据信号提前于控制信号到达并且要求同步操作，则可用 寄存器来存放数据。 Latch 和 Register 区别 ？编程时如何避免锁存器 ？Latch 和 Register 区别 ？编程时如何避免锁存器 ？发布时间：2014-02-20 10:43:01 技术类别：CPLD/FPGA 个人分类：FPGA 1 锁存器 Latch 和 触发器 flipflop 锁存器能根据输入端把结果自行保持; 触发器是指由时钟边沿触发的存储器单元； 由敏感信号（电平，边沿）控制的锁存器就是触发器； 2、写电路时，产生锁存器的原因 if 语句中，没有写 else，默认保持原值，产生锁存器，可能不是想要的结果

14、； case 语句中，没有写完整 default 项，也容易产生锁存器； 例子： always(a or b) begin if(a) q=b; end 产生了锁存器，如下 没有锁存器的情况 always(a or b) begin if(a) q=b; else q=0; end 3、避免使用 D 锁存器，尽量使用 D 触发器 D 锁存器 module test_latch(y, a, b); output y; input a; input b; reg y; always (a or b) begin if(a=1b1) y=b; end endmodule D 触发器 module t

15、est_d(y,clk,a,b); output y; input clk; input a; input b; reg y; always (posedge clk) begin if(a=1b1) y=b; end endmodule 从图 8 可知，例 10 对应的电路是 D 触发器。信号 a 被综合成 D 触发器的使能端，只有在时 钟上沿到来且 a 为高时，b 信号的值才能传递给 a；只要在时钟上升沿期间信号 b 是稳定， 即使在其他时候 b 还有毛刺，经过 D 触发器后数据是稳定的，毛刺被滤除。 62 、写异步 D 触发器的 verilog module.(扬智电子笔试) modul

16、e dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge reset) if(reset) q = 0; else q = d; endmodule 63、用 D 触发器实现 2 倍分频的 Verilog 描述? (汉王笔试) module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out always ( posedge clk or posedge reset) if ( reset) out = 0; else out =