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1、第十章 存储器设计,第一节 简介 第二节 动态随机存储器 DRAM 第三节 静态随机存储器 SRAM 第四节 只读存储器ROM 第五节 非易失存储器 NVM,第一节 简介,一、存储器的分类 二、存储器的总体结构 三、存储器的时序,一、存储器的分类,随机存取存储器 RAM Random Access Memory,可以进行写入和读出的半导体存储器 数据在断电后消失，具有挥发性,只读存储器 ROM Read Only Memory,专供读出用的存储器，一般不具备写入，或只能特殊条件下写入。 数据在断电后仍保持，具有非挥发性。,L1 Cache,L2/L3 Cache,Main Memory,Har
2、d Disk Drive,CPU,现代计算机系统的存储器体系结构,DRAM L3，Main Memory,SRAM Cache (L1, L2),存储器集成电路,可读写存储器 RWM,非易失读写存储器 NVRWM,只读存储器 ROM,随机存取,非随机存取,二、存储器的总体结构,三、存储器的时序,RWM的时序,第二节 DRAM,DRAM的结构 ITIC DRAM的工作原理 ITIC DRAM的设计 DRAM的总体结构 DRAM的外围电路,DRAM的结构,ITIC DRAM的结构,存储电容的上极板poly接VDD，保证硅中形成反型层,存储电容下极板上电位的不同决定了存储信息，0，1,DRAM 动态
3、随机存取存储器,由于存储在电容中的电荷会泄露，需要刷新。,ITIC DRAM的工作原理,x,存储电容 CsA（COXCj）,写信息（字线）WL为高，M1导通，BL（位线）对电容充放电，写1时有阈值损失 存信息：WL为低，M1关断，信号存在Cs上。由于pn结有泄漏，所存信息不能长期稳定保存，一般要求保持时间内，所存高电平下降不小于20，否则刷新 读信息： WL为高，M1导通，所存电荷在Cs和位线上再分配，读出信号微弱，而且是破坏性的。,ITIC DRAM读信息时的电荷分配,Cs存“1”时 M1未开启时Cs上存的电荷为Qs1 CsVs1 BL被预充到VR，其上的电荷为QB1CBLVR M1导通后，
4、Cs与CBL间电荷再分配，但总电荷不变 结果BL上的电位为VB1,同理，Cs存“0”时BL上的电位VB0,读出电路必须分辩的电位差,对于大容量DRAM，CBL远大于Cs，一般十几倍，因此DRAM的读出信号VB很微弱，需要使用灵敏放大器（SA） 问题： 1、电荷再分配破坏了Cs原先存的信息 2、读出信号非常微弱 T1,电荷传输效率,ITIC DRAM的设计,存储单元设计,目标,高密度，提高存储容量，减小单元面积 提高性能，尽量增大T，以降低读出电路的要求,减小单元面积,减小Cs，下限由读出电路最小可分辩的电压Vsense决定,提高性能增大T,减小CBL，增加Cs,例由Vsense估算Cs的下限,
5、通常Vsense为百毫伏,存储电容 CsA（COXCj）,不可能简单地通过增大面积A提高性能，只能 改变Cs结构A 提高Cox,Cs结构： 槽型(Trench)结构 叠层(Stack)结构,槽型(Trench)结构,先做电容，后形成器件、电路,先做器件，后形成电容，没有pn结电容 泄漏减少,叠层(Stack)结构,灵敏再生放大器 sense amplifier,作用：1、放大从单元读出的微弱信号 2、读出内容写回单元，恢复原先的存储信号,读出时： BL、！BL被预充到VR。M1导通后，Cs与CBL间电荷再分配,SA 两侧的信号差为,读1,读0,SA双稳电路，把微小信号差放大，使一侧上升为高，一
6、侧下降为低，WL有效期间，写回到存储单元，该过程发生在与所选WL相连的所有单元上,读前的预充时，BL，!BL,SAP、SAN均预充到VR，MOSFET全部截止 读出时，SA工作，SAP来一个正脉冲，从VR上升到VDD， SAN来一个负脉冲，从VR下降到GND。nMOS和pMOS导通。,VBLV!BL VBL最后稳定在（VDD）SAP V！BL最后稳定在（GND）SAN,VBLV!BL VBL最后稳定在（GND）SAN V！BL最后稳定在（VDD）SAP,放大后的电平读出，并写回Cs,SA越灵敏，可分辩的信号差越小，抗干扰能力越差，各种干扰引起的信号差也会被放大避免干扰 要求SA中的器件对称，否
7、则灵敏度下降，器件参数对称 缩小版图面积也重要,虚单元 Dummy cell,作用：避免字线对位线的干扰 选中单元一侧，WL信号通过Cgd耦合到位线上 未选中单元一侧的位线上没有这种耦合信号,产生干扰信号差，引起SA误动作,SA两侧的位线上各增加一个虚单元，读时，除选中实单元外，使SA另一侧的虚单元也选中,字线与位线之间的耦合信号在SA两侧都产生，SA只放大差分信号，于是消除了字线干扰。,虚单元设置方案 Dummy cell,半电荷法,BL都预充到VDD，设计虚单元电容CD1/2Cs,早期方案，存在非功耗、Cs漏电、MOS阈值引起的问题等,半电压法,设计虚单元电容CD和Cs完全一样， BL都预
8、充到VR，虚单元也预充到VR,读时,虚单元一侧的位线电平始终为VR,使SA两侧的信号差相同则,VR=1/2(Vs1+Vs0),若使Vs1、Vs0分别为VDD和GND则VR选为1/2VDD,位线的布置 SA的布置,开式位线 Open bitlines 折叠位线 Folded bitlines,BL1,BL2,BL3,BL4,BL1,BL2,BL3,BL4,BL1,BL1,BL2,BL2,开式位线每根字线只穿过SA的一侧的位线，耦合噪声影响大,折叠位线每根字线穿过SA的两侧的位线，使耦合噪声成为共模信号，减少耦合噪声影响,总体结构,行Row（字线WL）、列column（位线BL）的地址线公用，分时
9、送入。 减少封装管脚数,地址缓冲器 行、列译码器 SA 存储单元 数据输入、输出缓冲器 时钟及控制电路,分时送地址,RAS控制行地址输入，CAS控制列地址输入，先送行地址,DRAM的速度主要由读信号的时间决定,DRAM单元及其控制电路的结构 包括半VDD、折叠位线、灵敏放大器,DRAM的工作模式,根据工作时对时钟的依赖关系分,异步模式 asynchronous mode DRAM 的读写操作由控制信号RAS、CAS控制。速度较慢 同步模式 synchronous mode DRAM 的读写操作由时钟控制，控制信号RAS、CAS起触发的作用。能够提高速度,异步模式 Single bit read
10、 SBR Page mode FPM (fast)快速翻页寻址模式 利用RAS和CAS信号对第1位寻址后，后续寻址采用触发CAS信号，改变列地址寻址25MHz, 16M Extended data-out EDO扩展数据输出模式 使数据有效时间延长的工作模式，即在CAS信号预充期间数据信号仍保持有效,50MHz, 16-64M,SBR DRAM在RAS变低后开始操作,FPM 利用RAS和CAS信号对第1位寻址后，后续寻址采用触发CAS信号，改变列地址寻址,RAS,CAS,address,RA1,CA1,CA2,data1,data2,data,EDO 使数据有效时间延长，即在CAS信号预充期间
11、数据信号仍保持有效，为外部电路留时间,同步模式 synchronous mode DRAM 的读写操作由时钟控制，控制信号RAS、CAS起触发的作用。利用系统时钟发送数据,同步模式,DDR Dual data rate,DRAM的刷新,DRAM的泄漏电流,由于pn结有泄漏，所存信息不能长期稳定保存，一般要求保持时间内，所存高电平下降不小于20，否则刷新。 利用读操作时，SA的再生功能，对所有的DRAM单元读一遍。,刷新,封锁输入地址信号、读写信号，内部控制下逐行读 用刷新周期数/刷新间隔时间描述 同步刷新 异步刷新,DRAM的外围电路,译码电路,地址缓冲器 行、列译码器 数据输入、输出缓冲器
12、时钟及控制电路,对输入的N位地址进行译码，决定所选择的单元位置。 如10位行地址，可选择1024个字线,WL(0) = !A9!A8!A7!A6!A5!A4!A3!A2!A1!A0 WL(1024) = A9A8A7A6A5A4A3A2A1A0,利用与非门,动态译码器,分级译码,分级译码、字线电平位移,前级行译码 分组进行,主行译码 动态CMOS,字线驱动 电平位移,利用自举电路抬高至Vpp,由于写1时有阈值损失，需要采取措施抬高字线电平,对电容充电使一端到 Vdd 在信号跳变时另一端将大于VDD 需要大电容,半电压产生电路,数据输入、输出缓冲器 双向三态单元,设计使 VBVDD/2,大容量时
13、按块布置,好处： 1. 块内连线缩短 2. 逐块激活块寻址，节省功耗,第三节 SRAM,SRAM的结构 SRAM的工作原理 SRAM的外围电路,SRAM的结构,6管SRAM,保存时，WL为低，M5，M6截止。若存0，则Q0，!Q=1=VDD。M2导通，M1截止使!Q维持VDD。 M4截止，M3导通使Q维持0。信息长期保存，直到断电。 若存1，则Q1 =VDD ，!Q=0。M2截止，M1导通使!Q维持0。 M4导通，M3截止使Q维持1。信息长期保存，直到断电。,由于采用了CMOS结构，消除了电源与地之间的直流通路，节省功耗,SRAM读操作,读操作时，选中单元WL为高，M5，M6导通。位线BL，!
14、BL预充到高电平。 若读1，BL保持VDD，!BL通过导通的M1、M5放电，使!BL上的电位下降。 若读0，！BL保持VDD，BL通过导通的M3、M6放电，使BL上的电位下降。,SRAM读1,在两侧位线上形成电位差,读10,读00,为提高速度并不等一侧位线下降为低电平，而是只要位线间建立一定的信号差就送读出放大器，放大输出。,需要灵敏放大器，不用再生,SRAM写操作,写操作时，选中单元WL为高，M5，M6导通。位线BL，!BL准备好待写入的信号。写1，BL1VDD，写0， BL0。 BL、!BL通过M6、M5对Q、!Q强迫充放电，与单元内原先存储的状态无关。 写操作结束后，双稳单元将信息保存。
15、,SRAM写0,SRAM 静态随机存取存储器工作原理,不需要刷新。,6T SRAM,电流镜负载CMOS差分放大器,v1,v2,作用提高读出速度。放大微小的电压差。,差分输入信号Vinv1v2，放大后产生的差分输出电流为 iouti1i2,i1 i2,Is,VoutRLiout,是M1，M2的导电因子,要求：M4，M5完全对称。M1,M2完全对称,为了在提高灵敏度的同时，又能抗干扰，有时采用二级放大,SRAM及其外围电路,位线负载晶体管,列选择,灵敏放大器 （列公用）,数据读写电路,SRAM中的地址探测技术,提高速度、节省功耗 利用地址变化探测电路，一旦地址变化，产生ATD信号，并用ATD触发其
16、它时钟及控制信号开始读/写操作。使SRAM工作于异步模式，按需操作，不必受同步时钟的控制。,ATD为正脉冲时，SRAM开始工作,结构与原理,第四节,只读存储器（ROM),分为 掩膜式 编程式 可擦写式,掩膜和编程式ROM的结构,NOR ROM,选中的行Ri为高电平，其余维持低 无nMOS的存“1” 有nMOS的存“0”,ROM的编程方式,离子注入掩膜版编程 通过离子注入产生增强和耗尽型MOSFET，用这两种晶体管表示所存的信息。 有源区掩膜版编程 通过有源区是否跨越多晶硅行线区分是否形成MOSFET。 引线孔掩膜版编程 通过MOSFET的漏是否有接地的引线孔，来区分所存的信息。,ROM及其外围电路,第五节 非易失存储器 NVM,作为可编程、可擦除的ROM，需要满足的基本条件： 编程时间短（1秒）、编程信息保存时间长（大于10年）,浮栅存储器的结构示意图,结构和信息存储原理,利用浮栅上是否存在电荷来表示“0”和“1” 利用沟道阈值电压不同区分信息“0”和“1”
