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1、FPGA大作业报告定时闹钟（已在DE2板上测试）分析与设计分析题目要求设计一个具有系统时间设置和带闹钟功能的24小时计时器中的应用，大致应该实现计时功能、设置并显示新的闹钟时间、设置新的计时器时间、闹钟功能这四个基础功能。我们的思路是先设计一个基础计时器开始，再添加各种需要的功能。即为下图所示：而设计一个基础计时器，则可以考虑用很基础的三个模块完成：分频模块、计时模块、显示模块。计时模块也是核心的一个部分，我们所需要添加的各种功能模块也可以完全融合在该模块中，当然也可以独立出来。由题目要求，该系统需要一个系统50MHz时钟，当然也应该给定一个系统复位（或者是模块复位，这里选用仅在时钟模块复位）
2、。另外需要3个按键，分别是设置按键“set”、设置系统时间按键“tim”、设置闹钟时间按键“alarm”，以及四组时间输入。我们将四个数码管显示分为shi1、shi0、fen1、fen0，每一个由4位拨动开关控制设定时间，因为每一个最大值最多为“9”（1001），所以用4位足够。因为要驱动7位数码管，所以输出量的位宽设为7位6:0。最终选定由三个部分组成所有功能。下图为系统的整个内部关联：设计分频模块功能：将系统时钟50MHz分频为低频秒计数时钟（1Hz）和显示刷新时钟（1KHz）。端口定义：input clk;output clk1hz , clk1khz ;代码：module fp1hz(
3、clk,clk1hz,clk1khz);input clk;/50MHzoutput clk1hz,clk1khz;/1Hz、1KHzreg24:0 cnt1;reg clk1hz;always(posedge clk)/分频1Hzbeginif(cnt1=25d24999999)begincnt1=0;clk1hz=clk1hz;endelsecnt1=cnt1+1b1;endreg14:0 cnt2;reg clk1khz;always(posedge clk)/分频1KHzbeginif(cnt2=15d24999)begincnt2=0;clk1khz=clk1khz;endelsec
4、nt2=cnt2+1b1;endendmodule时钟处理模块功能：在秒时钟下计数，实现基本计时器功能，并且添加设置系统时间和闹钟时间以及闹铃功能（用LED取代）。端口定义：input clk1hz , rst , set , tim , alarm ;input3:0 shi1_in , shi0_in , fen1_in , fen0_in ;output3:0 shi1_r , shi0_r , fen1_r , fen0_r ;output led ;代码：module shizhong(clk1hz,rst,set,tim,alarm,shi1_in,shi0_in,fen1_in,
5、fen0_in,shi1_r,shi0_r,fen1_r,fen0_r,led);input clk1hz,rst,set,tim,alarm;input3:0 shi1_in,shi0_in,fen1_in,fen0_in;output3:0 shi1_r,shi0_r,fen1_r,fen0_r;output led;reg5:0 fen,miao;reg4:0 shi;reg flag;/设置标志位reg3:0 shi1_b,shi0_b,fen1_b,fen0_b;/闹钟时间暂存单元always(posedge clk1hz or negedge rst or negedge set
6、or negedge tim or negedge alarm)beginif(!rst)/复位清零beginmiao=0;fen=0;shi=0;endelse if(!set)/设置键按下 flag=1;/标志位置位 else if(!tim)/时间设置键按下，将要输入的时间赋给时、分、秒 begin miao=0; fen=fen1_in*10+fen0_in; shi=shi1_in*10+shi0_in; flag=0; end else if(!alarm)/闹钟设置键按下，将要输入的时间赋给闹钟时间暂存单元 begin shi1_b=shi1_in; shi0_b=shi0_in
7、; fen1_b=fen1_in; fen0_b=fen0_in; flag=0; end else/其他情况则每个CLK1HZ到来，时、分、秒计数 begin miao=miao+1; if(miao=6d59) begin miao=0; fen=fen+1; if(fen=6d59) begin fen=0; shi=shi+1; if(shi=5d23) shi=0; end end endendreg3:0 shi1_r,shi0_r,fen1_r,fen0_r;always(shi or fen or miao)/将时、分转换成4位数码管格式beginshi1_r=shi/10;s
8、hi0_r=shi%10;fen1_r=fen/10;fen0_r=fen%10;endalways(flag)/设置标志位有效时，时、分、秒停止计数beginif(flag) begin miao=miao; fen=fen; shi=shi; endendreg led;always(posedge clk1hz or negedge rst)/闹钟时间到，LED亮if(!rst)led=0;else if(miao=0)&(fen=fen1_b*10+fen0_b)&(shi=shi1_b*10+shi0_b)led=1;endmodule显示模块功能：显示当前时间。端口定义：input
9、 clk1khz ;input3:0 shi1_r , shi0_r , fen1_r , fen0_r ;output6:0 shi1 , shi0 , fen1 , fen0 ;代码：module disp(clk1khz,shi1_r,shi0_r,fen1_r,fen0_r,shi1,shi0,fen1,fen0);input clk1khz;input3:0 shi1_r,shi0_r,fen1_r,fen0_r;output6:0 shi1,shi0,fen1,fen0;reg6:0 shi1,shi0,fen1,fen0;always(posedge clk1khz)beginc
10、ase(shi1_r)/时的十位译码4b0000:shi1=7b1000000;4b0001:shi1=7b1111001;4b0010:shi1=7b0100100;default:shi1=7b1111111;endcasecase(shi0_r)/时的个位译码4b0000:shi0=7b1000000;4b0001:shi0=7b1111001;4b0010:shi0=7b0100100;4b0011:shi0=7b0110000;4b0100:shi0=7b0011001;4b0101:shi0=7b0010010;4b0110:shi0=7b0000010;4b0111:shi0=7
11、b1111000;4b1000:shi0=7b0000000;4b1001:shi0=7b0010000;default:shi0=7b1111111;endcasecase(fen1_r)/分的十位译码4b0000:fen1=7b1000000;4b0001:fen1=7b1111001;4b0010:fen1=7b0100100;4b0011:fen1=7b0110000;4b0100:fen1=7b0011001;4b0101:fen1=7b0010010;default:fen1=7b1111111;endcasecase(fen0_r)/分的个位译码4b0000:fen0=7b100
12、0000;4b0001:fen0=7b1111001;4b0010:fen0=7b0100100;4b0011:fen0=7b0110000;4b0100:fen0=7b0011001;4b0101:fen0=7b0010010;4b0110:fen0=7b0000010;4b0111:fen0=7b1111000;4b1000:fen0=7b0000000;4b1001:fen0=7b0010000;default:fen0=7b1111111;endcaseendendmodule测试与仿真由于ModelSim仿真中出现一些未知问题，这里采用Quartus自带的仿真工具进行简单仿真。分频（fp1hz）由于分频1Hz时间太久，所以不做仿真。从功能仿真图可以看到设定的clk周期为10ns，输出的clk1khz周期为500us，分频次数50,0
