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1、2020/9/25,第5章 集成电路版图设计,2020/9/25,集成电路版图与PCB版图区别,前者包括布线和器件结构 后者只有布线,2020/9/25,Fig. MET5 & MVIA5 pattern,P-sub,NWELL,PWELL,N-PKT,P-PKT,P-,N-,N+,STI,P+,PETEOS,TiSi2,SiN,USG,PSG,W,Ti/TiN,W,W,MET1,MVIA1,MET2,MET3,MET4,MVIA2,MVIA3,MVIA4,IMD2,IMD3,IMD4,IMD1,SiN,PSG,MET5,Pad,M5 Sputter MET5 Align UV-CURING
2、MET5 etch HDP-SRO Deposition PE-TEOS deposition,2020/9/25,电路 集成电路,版图设计 掩膜版制造 光刻等制造工艺 封装与测试,2020/9/25,光 刻,涂光刻胶,曝光,显影与后烘,腐蚀,腐蚀,2020/9/25,2020/9/25,2020/9/25,2020/9/25,2020/9/25,2020/9/25,2020/9/25,2020/9/25,2020/9/25,5.1 引言,版图(Layout)是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。 设计规则是如何向电路设计及版图设计工程师精
3、确说明工艺线的加工能力，就是设计规则描述的内容。包括几何设计规则、电学设计规则、布线规则。 设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。因此不同的工艺，就有不同的设计规则。 掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。,2020/9/25,5.2 版图几何设计规则,版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距、最小套刻间距等。 设计规则反映了性能和成品率之间可能的最好的折衷。规则越保守，能工作的电路就越多(即成品率越高)；然而，规则越富有进取性，
4、则电路性能改进的可能性也越大，这种改进可能是以牺牲成品率为代价的。 描述几何设计规则的方法：微米规则和规则。,2020/9/25,把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表线路转换成硅芯片时所必需的掩模图形。,层次与层次标记,2020/9/25,2020/9/25,N阱设计规则,2020/9/25,P+、N+有源区设计规则,2020/9/25,Poly层的设计规则,2020/9/25,Contact层的设计规则,2020/9/25,Metal层的设计规则,2020/9/25,Pad层的设计规则,2020/9/25,问题讨论,阱的间距和间距的规则 MOS管的规则 接触 金属与有源
5、区 金属与多晶硅 VDD和VSS（衬底接触）,2020/9/25,5.3 电学设计规则,电学设计规则给出的是由具体的工艺参数抽象出的电学参数，是电路与系统设计模拟的依据。 不同的工艺线和工艺流程，电学参数有所不同。 描述内容：晶体管模型参数、各层薄层电阻、层与层间的电容等。 几何设计规则是图形编辑的依据，电学设计规则是分析计算的依据。,2020/9/25,5.4 布线规则,电源线和地线应尽可能用金属线走线；多采用梳状结构，避免交叉。 禁止在一条金属走线的长信号线下平行走过另一条用多晶硅或扩散区走线的长信号线。 压焊点离芯片内部图形的距离不应少于20m。 布线层选择，尽可能降低寄生效应。,202
6、0/9/25,基本门电路版图阅读,层次图例 逻辑图 电路图 版图,2020/9/25,2020/9/25,2020/9/25,2020/9/25,2020/9/25,2020/9/25,2020/9/25,2020/9/25,2020/9/25,2020/9/25,2020/9/25,2020/9/25,5.5 版图设计及验证,版图的构成 版图由多种基本的几何图形所构成。常见的几何图形有：矩形（rectangle）、多边形（polygon）、等宽线(path和wire)、圆（circle）、弧（arc）等。 版图布局布线 布局就是将组成集成电路的各部分合理地布置在芯片上。布局是有层次的：器件级
7、、基本单元级以及功能块级布线就是按电路图给出的连接关系，在版图上布置元器件之间、各部分之间的连接。 单元和单元库的建立,IC版图设计：基本元器件版图设计、布局和布线及验证 5.5.1 版图设计,2020/9/25,单元和单元库的建立,在版图设计阶段，无论是全定制还是半定制版图设计一定都会用到单元或单元库。 所谓全定制设计方法就是利用人机交互图形系统，由版图设计人员从每个半导体器件的图形、尺寸开始设计，直至整个版图的布局布线。而在标准单元设计方法中，基本的电路单元(如非门、与非门、或非门、全加器、D触发器)的版图是预先设计好的，放在CAD工具的版图库中。这部分版图不必由设计者自行设计，所以叫半定
8、制。所以在半定制设计中常用到标准单元法，标准单元是一种图形高度相等，但宽度可按设计需要自由给定的结构。在规定高度、可变宽度范围内，设计者可设计多种尺寸、多种功能的元器件。,2020/9/25,单元和单元库的建立,单元库里四种符号： 符号（symbol view） 抽象图（abstract view） 线路图（schematic view） 版图（layout view）,2020/9/25,单元和单元库的建立,工艺文件（Technology File）： 各层的颜色、线型、显示等 单层和双层性质 视图（ view）及其性质 物理设计规则,2020/9/25,5.5.2 版图设计中提高可靠性的措
9、施,考虑电性能和热性能 一、提高金属化层布线的可靠性 （1）大量的失效分析表明，因金属化层（目前一般是A1层）通过针孔和衬底短路，且A1膜布线开路造成的失效不可忽视，所以必须在设计布线时采取预防措施。例如尽量减少A1条覆盖面积，采用最短A1条，并尽量将A1条布在厚氧化层（厚氧化层寄生电容也小）上以减少针孔短路的可能。,2020/9/25,（2） 防止A1条开路的主要方法是尽少通过氧化层台阶。如果必须跨过台阶，则采取减少台阶高度和坡度的办法。例如对于厚氧化层上的引线孔做尺寸大小不同的两次光刻（先刻大孔，再刻小孔），以减小台阶坡度，如图所示。,2020/9/25,（3） 为防止A1条电流密度过大造
10、成的电迁移失效，要求设计时通过A1条的电流密度J2105A/cm2（即2mA/m2），A1条要有一定的宽度和厚度。 （4） 对多层金属布线，版图设计中布线层数及层与层之间通道应尽可能少。,2020/9/25,二、 版图设计应考虑热分布问题 尽量降低芯片温度以降低失效率 在整个芯片上发热元件的布局分布要均匀，不使热量过分集中在一角。在元件的布局上，还应将容易受温度影响的元件远离发热元件布置。在必须匹配的电路中，可把对应的元件并排配置或轴对称配置，以避免光刻错位和扩散不匀。要注意电源线和地线的位置，这些布线不能太长。,2020/9/25,三、加强工艺监控 专门设计一组微电子测试图形监控工艺参数。
11、四、其他措施 1、元件尺寸的选择要适当 2、保证电路参数的要求 3、CMOS电路抗闩锁措施,2020/9/25,命令文件格式：Dracula、Diva等 验证工作： DRC Design Rule Checker NE Net List Extractor ERC Electrical Rule Checker SLOGNET CDL/SPICE File Translator LVS Layout versus Schematic,5.5.3 版图验证,2020/9/25,5.5.3 版图验证,2020/9/25,Command File Three Blocks : Description
12、 Block Input Layer Block Operation Block,2020/9/25,Description Block *DESCRIPTION PRIMARY =TOP123 SYSTEM =GDS2SCALE =.001MICRESOLUTION=.25MIC INDISK=IN.GDS OUTDISK=OUT.GDS *END,2020/9/25,Input Layer Block *INPUT-LAYER NPLUS = 1 PPLUS= 2 METAL= 3 POLY= 4 CONTACT= 6 TEXT= 10 ATACHMETAL SUBSTRATE= BULK
13、 63 CONNECT-LAYER= NSD PSD POLY METAL *END,2020/9/25,LOGICAL OPERATION OR Command OR layer1layer2 layer3 outputcnamelnum AND Command AND layer1layer2 layer3 outputcnamelnum NOT Command NOT layer1layer2 layer3 outputcnamelnum XOR Command XOR layer1layer2 layer3 outputcnamelnum,2020/9/25,几何设计规则的验证（DRC
14、） DRC验证命令格式： 出错条件出错输出 出错条件：EXT lay1 LT n ENC lay1 lay2 LT n INT lay1 lay2 LT n WIDTH lay1 LT n 出错输出语句，可以在其中列出出错单元的名称(Cell Name)及层次(layName)，并写成：OUTPUT CellName layName。,2020/9/25,例: （1）EXTT POLYCON DIFF LT 0.7 OUTPUT E105 44 这一句意味着当多晶硅与扩散区包含时，在沿宽度方向的边缘内外间距小于0.7m时出错，其中T更强调了在间距等于0时也出错。“出错输出”在指定44层上给出单
15、元E105一个错误标志。 （2）WIDTH CON LT 0.6 OUTPUT E53A 44 这一句意味着接触孔宽度0.6m小于出错，“出错输出”在指定44层上给出单元E53A一个错误标志。,2020/9/25,版图的电学验证（ERC） 电学错误，如电源、地、某些输入或输出端的连接错误。这就需要用ERC检验步骤来加以防范。 为了进行ERC的验证，首先应在版图中将各有关电学节点做出定义。如将电源、接地点、输入端、输出端分别给出“节点名”。,2020/9/25,ERC检查的主要错误有如下几种： 节点开路； 短路； 接触孔浮孔； 特定区域未接触； 不合理的元器件节点数（或扇出数）。,2020/9/25,版图参数提取（LPE） 对已设计的版图提取各种器件、它们的连接关系以及各种寄生电容和电阻，这实质上是自动地建立一种模型。提取各参数后，可以进行如下工作： (1)作为电特性检验的基础，利用这些参数将版图还原成电路图，并与原始电路图比较，以便更严格地查找错误。 (2)将提取出的器件及连接关系和寄生参量等作为电路模拟的输入数据，再次进行电路模拟，
