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1、面试的资料1 什么是Setup 和Holdup时间？ 建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。见图1。 如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。 如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 图1 建立时间和保持时间示意图 2什么是竞争与冒险现象？怎样判断？如何消除？ 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该
2、门的时间不一致叫竞争。 产生毛刺叫冒险。 如果布尔式中有相反的信号则可能产生竞争和冒险现象。 解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 3 用D触发器实现2倍分频的逻辑电路？ Verilog描述： module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always x ( posedge clk or posedge reset) if ( reset) out = 0; else out = in; assign in = out; assign clk
3、_o = out; endmodule 图形描述： 4 什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？ 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。 5 什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。 异步逻辑是各时钟之间没有固定的因果关系。 6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。 7 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？ 12，5，3.3 TTL和CMOS不可以直接互连，由于
4、TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？ PAL，PLD，CPLD，FPGA。 9 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。 module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always x (posedge clk or
5、 posedge reset) if(reset) q = 0; else q = d; endmodule 10 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包 括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？ 电源的稳定上，电容的选取上，以及布局的大小。 11 用逻辑门和cmos电路实现ab+cd 12 用一个二选一mux和一个inv实现异或 一三 给了reg的setup,hold时间，求中间组合逻辑的delay范围。 Delay period - setup - hold 14 如何解决亚稳态 亚稳态是指触发器无法在某个规定时间段内
6、达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 一五 用verilog/vhdl写一个fifo控制器 包括空，满，半满信号。 16 用verilog/vddl检测stream中的特定字符串 分状态用状态机写。 17 用mos管搭出一个二输入与非门。 一八 集成电路前段设计流程，写出相关的工具。 19 名词IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest
7、 BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 20 unix 命令cp -r, rm,uname 21 用波形表示D触发器的功能 22 写异步D触发器的verilog module module dff8(clk , reset, d, q); input clk; input reset; input d; output q; reg q; always x (posedge clk or pos
8、edge reset) if(reset) q = 0; else q = d; endmodule 23 What is PC Chipset? 芯片组（Chipset）是主板的核心组成部分，按照在主板上的排列位置的不同，通常分为北桥芯片和南桥芯片。北桥芯片提供对CPU的类型和主频、内存的类型和最大容量、ISA/PCI/AGP插槽、ECC纠错等支持。南桥芯片则提供对KBC（键盘控制器）、RTC（实时时钟控制器）、USB（通用串行总线）、Ultra DMA/33(66)EIDE数据传输方式和ACPI（高级能源管理）等的支持。其中北桥芯片起着主导性的作用，也称为主桥（Host Bridge）。
9、除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel的8xx系列芯片组就是这类芯片组的代表，它将一些子系统如IDE接口、音效、MODEM和USB直接接入主芯片，能够提供比PCI总线宽一倍的带宽，达到了266MB/s。 24 用传输门和反向器搭一个边沿触发器 25 画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity pdiv is port(clk:in std_logic; y : out std_logi
10、c); end pdiv; architecture bh of pdiv is signal loadn,loadm,a,b :std_logic; signal qn,qm: std_logic_vector(2 downto 0); begin process (clk,loadn,loadm) begin if loadn =1 then qn=010; elsif clkevent and clk=1 then qn=qn-1; end if; if loadm=1 then qm=010; elsif clkevent and clk=0 then qm=qm-1; end if;
11、 end process; loadn=qn(2); loadm=qm(2); a=qn(1); b=qm(1); y=a nor b; end bh; 汉王笔试 下面是一些基本的数字电路知识问题，请简要回答之。 a) 什么是Setup 和Holdup时间？ b) 什么是竞争与冒险现象？怎样判断？如何消除？ c) 请画出用D触发器实现2倍分频的逻辑电路？ d) 什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？ e) 什么是同步逻辑和异步逻辑？ f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。 g) 你知道那些常用逻辑电平？TTL与CO
12、MS电平可以直接互连吗？ 2、 可编程逻辑器件在现代电子设计中越来越重要，请问： a) 你所知道的可编程逻辑器件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。 3、 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包 括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？ 飞利浦大唐笔试归来 1，用逻辑们和cmos电路实现ab+cd 2. 用一个二选一mux和一个inv实现异或 3. 给了reg的setup,hold时间，求中间组合逻辑的delay范围。 Setup/hold time 是测试芯片对输入信号和时钟信号之
13、间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。时hold time不够，数据同样不能被打入触发器。 4. 如何解决亚稳态 5. 用verilog/vhdl写一个fifo控制器 6. 用verilog/vddl检测stream中的特定字符串 信威dsp软件面试题 )DSP和通用处理器在结构上有什
14、么不同，请简要画出你熟悉 的一种DSP结构图 2)说说定点DSP和浮点DSP的定义（或者说出他们的区别） 3）说说你对循环寻址和位反序寻址的理解 4）请写出【8，7】的二进制补码，和二进制偏置码。 用Q一五表示出0.5和0.5 扬智电子笔试 第一题：用mos管搭出一个二输入与非门。 第二题：集成电路前段设计流程，写出相关的工具。 第三题：名词IRQ,BIOS,USB,VHDL,SDR 第四题：unix 命令cp -r, rm,uname 第五题：用波形表示D触发器的功能 第六题：写异步D触发器的verilog module 第七题：What is PC Chipset? 第八题：用传输门和倒向
15、器搭一个边沿触发器 第九题：画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。 华为面题 (硬件) 全都是几本模电数电信号单片机题目 1.用与非门等设计全加法器 2.给出两个门电路让你分析异同 3.名词:sram,ssram,sdram 4.信号与系统:在时域与频域关系 5.信号与系统:和4题差不多 6.晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期. 7.串行通信与同步通信异同,特点,比较 8.RS232c高电平脉冲对应的TTL逻辑是?(负逻辑?) 9.延时问题,判错 10.史密斯特电路,求回差电压 11.VCO是什么,什么参数(压控振荡器?) 12. 用D触发器做个二分颦的电路.又问什么是状态图 一三. 什么耐奎斯特定律,怎么由模拟信号转为数字信号 14. 用D触发器做个4进制的计数 一五.那种排序方法最快? 一、 研发（软件） 用C语言写一
