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1、四川大学计算机学院数字逻辑实验实 验 报 告学号：2019141460083 姓名：张昊钰 专业：计算机科学与技术 班级：08 第 14 周 实验项目设计一个 4 位循环移位寄存器实验时间2019.12.03实验目的 通过实验，学会设计寄存器实验环境 Win7,Vivado14.2实验内容及步骤（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏） 实验步骤： （1）分析输入、输出；根据原理图和 IP 核库判断需要使用的门电路以及个数（2）按照模块化设计流程，新建工程，并且导入正确的 IP 核，准备新建BlockDesign 文件（3）参考原理图，在导入的 IP 核中选
2、择 D 触发器进行 BlockDesign 设计，并且加入清零和置位功能接口，清零端和置位端都是低有效，将上一个寄存器的输出接到下一个寄存器的输出端，最后一个寄存器的输出接到第一个寄存器的输入，实现循环移位（4）BD 文件设计好之后，点击 Generate Output Products 和 Create HDL Wrapper，之后进入 RTL 分析，进行引脚分配 （5）把寄存器输入，清零端和置位端接到开关引脚上面，把输出接到 LED 灯引脚上面，把 CLK 接到时钟 W5 引脚上 （6）引脚分配完成之后进行综合，分析，生成比特流，最后下载到实验板上面进行验证实验结果：当清零端为低电平时，四
3、个 LED 灯都不亮代表寄存器输出为 0，当置位端为低电平时四个 LED 灯全部亮，代表寄存器输出为 1，当清零和置位端为高电平时，LED 会根据存储在寄存器中的内容进行循环位移。实际操作时应注意先使用CLR开关清零，然后使用PRE开关置位（如0100），然后将 5 个开关都同时置为高电平，这样才能观察到开始循环移（接上）实验内容及步骤（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）注意事项： （1）实验板 W5 引脚的时钟频率为 100MHz （2）IP 核中 lab_clk 为分频器输入频率为 100MHz，输出频率为 2Hz（3）正沿触发 D 触发器的清零端
4、 clr 和置位端 pre 低电平有效，不能留有空脚，否则无法实现清零和置位功能（4）本实验引脚分配较多，在引脚分配时要注意，最好按照开关，LED 灯对应分配，方便观察实验现象 （5）在设计 4 位并行输入并行输出寄存器时 CLK 直接接到 W5 引脚，因为时钟频率很快，在输入和输出之间几乎没有时间差；若输入后输出无变化，检查清零端是否有效 （6）在设计 4 位循环移位寄存器时，CLK 经过 lab_clk 分频器频率降为 2Hz，在实验板上验证实验时，首先将置位端和清零端都设置为高电平，既开关处于闭合状态，然后置位端开始进行置数，但是要注意置位时间，时钟频率为 2Hz，每隔 0.5 秒就进行
5、一次位移，如果置位时间过长 LED 灯被全部点亮就无法观察到循环过程原理图如上：管脚约束方式如下图：仿真图如下： 实验结果分析 仿真结果符合标准视频演示结果，根据实验手册的描述，实现了4位循环移位寄存器的功能，实验成功实验方案的缺陷及改进意见无明显缺陷心得体会、问题讨论心得体会与问题讨论： （1）在并行输入输出寄存器中 LED 灯一直亮，检查输入端口引脚是否为空，若输入端口引脚为空，则输入和输出都为高电位 LED 灯会一直亮，应将输入引脚接到开关引脚上（2）若置位端和清零端失效，检查对应端口引脚是否为空，置位端和清零端都是低电平有效，空脚输入为高电平，置位和清零功能失效（3） 若循环右移寄存器
6、观察不到循环位移，检测时钟是否进行分频，若未进行分频，时钟频率过高循环过快，无法观察到 LED 灯闪烁，对时钟频率分频降低频率，方便观查现象指导老师评 议 成绩评定： 指导教师签名：实验报告说明 数字逻辑课程组实验名称 列入实验指导书相应的实验题目。实验目的 目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。实验环境 实验用的软硬件环境（配置）。实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏） 这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。实验结果分析 数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。实验方案的缺陷及改进意见 在实验过程中发现的问题，个人对问题的改进意见。心得体会、问题讨论 对本次实验的体会、思考和建议。
