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1、四川大学计算机学院数字逻辑实验实 验 报 告学号：2019141460083 姓名：张昊钰 专业：计算机科学与技术 班级：08 第 12 周 实验项目设计译码器实验时间2019.11.19实验目的 根据原理图设计译码器实验环境 Win7,Vivado14.2实验内容及步骤（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏） 1）分析输入、输出；根据方程和 IP 核库判断需要使用的门电路以及个数。2）创建新的工程，加载需要使用的 IP 核。 3）创建 BD 设计文件，添加你所需要的 IP 核，根据原理图进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Gen
2、erate Output Products）和 HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的 led 灯显示。6）综合、实现、生成 bitstream。 7）仿真验证，依据译码器输入输出真值表，在实验板验证试验结果。真值表如下图：管脚约束方式如下图：原理图如下：管脚的约束方式如下图：仿真图如下： （接上）实验内容及步骤（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）仿真结果：当G1=1,G2=0,G3=0,A0=1,A1=0,A2=1时，Y5熄灭，其余LED灯亮
3、。符合真值表倒数第三行的输入输出情况。实验结果分析 多次仿真结果与真值表输入输出值的对比可知，该逻辑电路实现了题目要求的编码器的功能，实验成功。实验方案的缺陷及改进意见实验方案的缺陷：管脚名称与真值表没有很好的一一对应起来，对仿真验证造成了困扰。改进意见：应在设计阶段对管脚进行重命名，方便仿真验证时与真值表的输入输出进行对照。心得体会、问题讨论 心得体会：在正式设计前应该充分考虑到管脚约束的合理性，并在设计时做到管脚名称的统一，方便对照真值表进行验证。问题讨论：通过讨论加深了对提高仿真验证环节效率重要性的认知。指导老师评 议 成绩评定： 指导教师签名：实验报告说明 数字逻辑课程组实验名称 列入
4、实验指导书相应的实验题目。实验目的 目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。实验环境 实验用的软硬件环境（配置）。实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏） 这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。实验结果分析 数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。实验方案的缺陷及改进意见 在实验过程中发现的问题，个人对问题的改进意见。心得体会、问题讨论 对本次实验的体会、思考和建议。
