微机原理——第2章03教程

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1、1 目录上页下页结束 数据的存储格式 v计算机中信息的单位有： 位（bit）、字节（byte）、 字（word）、双字（double word）等 v在存储器中，信息的存储单元是：字节 v存储的数据如果对齐边界，则存取速度较快 v多字节的数据采取小端方式存储 2 目录上页下页结束 8086的存储格式 3 目录上页下页结束 信息的表示单位 v位bit：存储一位二进制数：0或1。 v字节Byte ： 8位二进制，D7D0。 v字Word： 16位/2个字节，D15D0。 v双字Double：32位/4个字节，D31D0。 v最低有效位LSB（Least Significant Bit）：指 数据的

2、最低位，即D0位； v最高有效位MSB（Most Significant Bit）：指 数据的最高位，对应字节、字、双字分别指D7、 D15、D31位。 4 目录上页下页结束 存储单元及其存储内容 v每个存储单元都有一个编号存储器地址 v每个存储单元存放一个字节的内容 例如：0002H单元存放有一个数据34H 0002H34H 5 目录上页下页结束 小端方式 v多字节数据在存储器中占据多个连续的存储单元： v存放时，低字节存于低地址，高字节存于高地址； v多字节数据占据的地址空间用它的低地址来表示。 v例如： 2号“字”单元： 0002H = 1234H 2号“双字”单元： 0002H = 7

3、8561234H v80x86处理器的“低对低、高对高”的存储形式，被 称为“小端方式”；相对应还存在“大端方式（big endian）”。 6 目录上页下页结束 数据的地址对齐 v同一个存储器地址可以表示为：字节单元地址、字 单元地址、双字单元地址等等（视指令的具体情况 ）。 v将字单元安排在偶地址（xx.xx0 B），将双 字单元安排在模4地址（xxxx00 B）的做法 ，被称为“地址对齐（Align）”。 v对于地址不对齐的数据，处理器访问时，需要付出 额外的访问时间。 v要取得较高的存取速度，应该将数据的地址对齐。 7 目录上页下页结束 4. I/O端口组织 vI/O端口地址：80X8

4、6系统和外部设备之间进行数据 传输时，各类信息在接口中将进入不同的寄存器， 一般称这些寄存器为I/O端口；每个端口分配一个地 址号，称为端口地址，CPU通过指令对它们进行访 问； vI/O端口分：数据端口、状态端口和命令端口。 v接口电路占用的I/O端口有两类编址形式： I/O端口独立编址和I/O地址空间独立于存储地址 空间。 8 目录上页下页结束 v1. 时钟周期(Clock Cycle): 执行指令的一系列操作都是在时钟脉冲CLK的 统一控制下逐步进行的，一个时钟脉冲时间称为一 个时钟周期(Clock Cycle)。时钟周期由计算机的主 频决定，是CPU的定时基准，例如，8086的主频为

5、5MHz则1个时钟为200ns。 v2. 8086CPU与外部交换信息总是通过总线进行的。 CPU从存储器或外设存或取一个字节或字所需 的时间称为总线周期(Bus Cycle)。 一个基本的总线周期由四个时钟周期组成，分 别称为T1、T2、T3和T4时钟周期，或T状态(State) 。 2.1.4 8086总线的工作周期 9 目录上页下页结束 *一个总线周期完成一次数据传输: T1 由CPU输出地址; T2T4 传送数据。 *慢速设备在3个T周期内无法完成数据传输, 则在T3与T4之间插入一个或多个等待周期TW *若总线上无数据传输操作,系统总线处于空 闲状态,则执行空闲周期Ti 10 目录上

6、页下页结束 3. 指令周期: 一条指令的执行包括取指令、分析指令 和执行指令。 一条指令从开始取指令到最后执行完毕 所需的时间称为一个指令周期 。 一个指令周期由一个或若干个总线周期 组成。 11 目录上页下页结束 2.2 80868088CPU引脚功能 v8088/8086CPU芯片都是双列直插式集成电路 芯片，都有40个引脚，其中32个引脚在两种工 作模式下的名称和功能是相同的，还有8个引脚 在不同的工作模式下，具有不同的名称和功能 。 12 目录上页下页结束 1. 8086微处理器外部基本引脚 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19

7、 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC AD15 A16 / S3 A17 / S4 A18 / S5 A19 / S6 BHE* /S7 MN / MX* RD* HOLD (RQ)*/ GT0*) HLDA (RQ1* /GT1*) WR* (LOCK*) M / IO ( S2* ) DT / R* ( S1* ) DEN*

8、 ( S0 ) ALE INTA*(QS0) TEST*(QS1) READY RESET 8086 8086是40引脚双列 直插式（DIP）封装 13 目录上页下页结束 2. 80868088CPU引脚功能 v两种组态构成两种不同规模的应用系统 v最小组态模式： 构成小规模的应用系统； 8086本身提供所有的系统总线信号。 v最大组态模式： 构成较大规模的应用系统，例如可以接入数值 协处理器8087； 8086和总线控制器8288共同形成系统总线信号。 14 目录上页下页结束 v最小模式： 是指系统中只有8086或8088一个微处理器，所有 总线控制信号均由CPU直接产生。 最小模式用在规模

9、较小的8086/8088系统中。 v最大模式： 是指系统中包含两个或多个微处理器，其中主处 理器是8086，其余处理器称为协处理器，系统的总线 控制信号主要由总线控制器产生。 最大模式用于中、大型的8086系统。 15 目录上页下页结束 v两种组态利用MN/MX*引脚区别： MN/MX*接高电平为最小组态模式 MN/MX*接低电平为最大组态模式 v两种组态下的内部操作并没有区别 nIBM PC/XT采用最大组态 n本书以最小组态展开基本原理 16 目录上页下页结束 两种模式下含义不同的引脚信号 最小模式下的引脚信号 1.数据和地址引脚 2.读写控制引脚 3.中断请求和响应引脚 4.总线请求和响

10、应引脚 5.其它引脚 17 目录上页下页结束 1. 数据和地址引脚 AD15AD0（Address/Data） v地址/数据分时复用引脚，双向、三态； v在访问存储器或外设的总线操作周期中， 这些引脚在第一个时钟周期输出存储器或 I/O端口的低16位地址A15A0； v其他时间用于传送16位数据D15D0 。 v问题：什么叫三态？ 18 目录上页下页结束 1. 数据和地址引脚（续2） A19/S6A16/S3（Address/Status） v地址/状态分时复用引脚，输出、三态； v这些引脚在访问存储器的第一个时钟周期 输出高4位地址A19A16； v在访问外设的第一个时钟周期T1全部输 出低

11、电平无效(why?)，其他时间输出状态 信号S6S3 (见P43表2.2）； 19 目录上页下页结束 1. 数据和地址引脚（续3） v S6 S3：地址/状态复用引脚，输出, 其中: S6用于表示当前8086是否与总线相连: S6=“0”表示当前8086连在总线上，由于在8086 总线操作其间，它总是与总线相连的，故在每个总线 周期的T2、T3、Tw和T4状态S6“0”。 v S5表明中断允许标志的当前设置: 若S5=“0”，表示当前禁止响应可屏蔽中断请求， 若S5=“1”，表示当前允许响应可屏蔽中断请求。 S4、S3的组合指出当前正在使用哪个段寄存器， 见下表 20 目录上页下页结束 1.

12、数据和地址引脚（续4） S4S3 含 义 00当前正在使用ES 01当前正在使用SS 10当前正在使用CS或未使用任何段寄存器 11当前正在使用DS 表2.2 S4 、S3的代码组合及对应的含义 21 目录上页下页结束 1. 数据和地址引脚（续5） vBHE*/S7:高8位数据总线允许/状态复用引脚 ，输出。 vBHE*信号和AD0组合起来指出当前数据总线 上的数据将以何种格式出现，这两个信号的 代码组合及对应的数据格式见表2.3。 22 目录上页下页结束 表2.3 BHE*和AD0的代码组合及对应 的存取操作 AD15AD8 AD7A D0 从奇地址开始读/写一个字（共占用两 个总线周期，第

13、一个总线周期将低8位 数据送AD15AD8，第二个总线周期将 高8位数据送AD7AD0） 1 0 0 1 AD15AD8从奇地址单元或端口读/写一个字节10 AD7AD0从偶地址单元或端口读/写一个字节01 AD15AD0从偶地址开始读/写一个字00 所用数据线 数据格式AD0BHE 23 目录上页下页结束 24 目录上页下页结束 2. 读写控制引脚 ALE（Address Latch Enable）: v地址锁存允许，输出、三态、高电平有效; vALE引脚有效时，表示复用引脚：AD19AD0 正在传送地址信息; v由于地址信息在这些复用引脚上出现的时间很 短暂，所以系统可以利用ALE引脚将地

14、址锁存 在锁存器中，通常使用的锁存器为Intel 8282/8283。 25 目录上页下页结束 2. 读写控制引脚（续1） IO/M（Input and Output/Memory） vI/O或存储器访问，输出、三态; v该引脚输出低电平时，表示CPU将访问I/O端 口，这时地址总线A15A0提供16位I/O口地 址; v该引脚输出高电平时，表示CPU将访问存储 器，这时地址总线A19A0提供20位存储器地 址 。 26 目录上页下页结束 2. 读写控制引脚（续2） WR（Write） v写控制，输出、三态、低电平有效； v有效时，表示CPU正在写出数据给存储器 或I/O端口； RD（Read

15、） v读控制，输出、三态、低电平有效 v有效时，表示CPU正在从存储器或I/O端 口读入数据 。 27 目录上页下页结束 2. 读写控制引脚（续3） vIO/M、 WR和 RD是最基本的控制信号 v组合后，控制4种基本的总线周期 总线周期IO/MWRRD I/O读低高低 I/O写低低高 存储器读高高低 存储器写高低高 28 目录上页下页结束 2. 读写控制引脚（续4） READY v存储器或I/O口就绪，输入、高电平有效 v在总线操作周期中，8086 CPU会在第3个时钟 周期的前沿测试该引脚 v如果测到高有效，CPU直接进入第4个时钟周期 v如果测到无效，CPU将插入等待周期Tw vCPU在

16、等待周期中仍然要监测READY信号，有 效则进入第4个时钟周期，否则继续插入等待周 期Tw。 29 目录上页下页结束 2. 读写控制引脚（续5） DEN（Data Enable） v数据允许，输出、三态、低电平有效 v有效时，表示当前数据总线上正在传送数据， 可利用它来控制对数据总线的驱动 DT/R（Data Transmit/Receive） v数据发送/接收，输出、三态 v该信号表明当前总线上数据的流向 v高电平时数据自CPU输出（发送） v低电平时数据输入CPU（接收） 30 目录上页下页结束 3. 中断请求和响应引脚 INTR（Interrupt Request） v可屏蔽中断请求，输入、高电平有效 v有效时，表示请求设备向CPU申请可屏蔽 中断 v该请求的优先级别较低，并可通过关中断 指