竞赛训练题一：.

《竞赛训练题一：.》由会员分享，可在线阅读，更多相关《竞赛训练题一：.（56页珍藏版）》请在金锄头文库上搜索。

1、竞赛训练题一：信号发生器,陈文光 2012.10.14,设计并制作一台信号发生器，使之能产生正弦波、方波和三角波信号，其系统框图如图1所示。,图1 信号发生器系统框图,一、任务,竞赛训练题一：信号发生器,1. 基本要求 信号发生器能产生正弦波、方波和三角波三种周期性波形。 输出信号频率在100 Hz100 kHz范围内可调，输出信号频率稳定度优于103。 在100负载条件下，输出正弦波信号的电压峰一峰值Uopp在0 5 V范围内可调。 输出信号波形无明显失真。 自制稳压电源。,二、要求,竞赛训练题一：信号发生器,2. 发挥部分 将输出信号频率范围扩展为10 Hz1 MHz，输出信号频率可分段调

2、节：在10 Hz1 kHz范围内步进间隔为100Hz；在1kHz1MHz范围内步进间隔为10kHz。输出信号频率值可通过键盘进行设置。 在50负载条件下，输出正弦波信号的电压峰一峰值Uopp在05 V范围内可调，调节步进间隔为0. 5V，输出信号的电压值可通过键盘进行设置。 可实时显示输出信号的类型、幅度、频率和频率步进值。 其他。,二、要求,竞赛训练题一：信号发生器,设计报告应包含五个部分：设计思想、原理图及参数、测试方法、测试方法、测试结果和结果分析。 设计报告应简明轭要。 设计报告总数不得超过4页，如果有必要，详细原理图可以附件的形式附于设计报告后面，页数不限。 设计报告正文中文用小4号

3、宋体，英文和数字等用小4号New Time Roma体。行与行之间用1.5倍行距。,三、说明,竞赛训练题一：信号发生器,四、评分标准,竞赛训练题一：信号发生器,竞赛训练题一：信号发生器,输出方波、正弦波、三角波，频率范围10Hz1MHz。需要参数设置人机界面。,同时输出方波、三角波、正弦波 ，也可以先输出方波，积分变换得到三角波，三角波分段限幅得到近似正弦波。,带载50需要功率放大器；幅度最大为5V，说明电源需要6V以上，以及控制器供电3.3V、5V?,题目分析：,用频率合成方法产生振荡信号；利用专用集成函数发生器；利用直接数字合成方法产生振荡信号；利用单片机产生信号波形；利用数字比例乘法器（

4、如CD4527）产生振荡信号。,频率可变的振荡信号源 通过改变R、L、C元件参数改变正弦振荡的频率 通过改变充电、放电电流来改变振荡频率 改变R、改变L、改变C、改变电流 压控振荡器（VCO） 用斜波扫描电压(流)控制产生扫频振荡器 用于频率稳定度和精度仪器不高的场合 频率合成技术 间接合成法-锁相环（PLL） 直接模拟合成法(早期的直接合成法)-通过模拟电路实现多级的连续混频 分频,获得很小的频率步进,电路复杂,不易集成 直接数字合成法-DDS,技术分析：产生频率可变的信号源,竞赛训练题一：信号发生器,资料来源：,改变R,改变L,改变C,改变电流,1971年,由J.Tierney 和C.M.

5、Tader 等人在 “A Digital Frequency Synthesizer”一文中首次提出了DDS的概念, DDS或DDFS 是 Direct Digital Frequency Synthesis的简称 通常将此视为第三代频率合成技术 它突破了前两种频率合成法的原理，从”相位”的概念出发进行频率合成 这种方法不仅可以产生不同频率的正弦波,而且可以控制波形的初始相位. 还可以用DDS方法产生任意波形。,方案一：直接数字频率合成技术,DDS原理,工作过程为: 1.将存于数表中的数字波形，经数模转换器D/A，形成模拟量波形。 2.两种方法可以改变输出信号的频率： (1)改变查表寻址的时钟

6、CLOCK的频率，可以改变输出波形的频率。 (2)改变寻址的步长来改变输出信号的频率。DDS即采用此法。 步长即为对数字波形查表的相位增量。由累加器对相位增量进行累加，累加器的值作为查表地址. 3.D/A输出的阶梯形波形,经低通(带通)滤波,成为质量符合需要的模拟波形.,累加器的工作示意图,设相位累加器的位宽为2N, Sin表的大小为2p，累加器的高P位用于寻址Sin表. 时钟Clock的频率为fc，若累加器按步进为1进行累加直至溢出一遍的频率为 若以M点为步长,产生的信号频率为 M称为频率控制字,该DDS系统的核心是相位累加器，它由一个加法器和一个位相位寄存器组成，每来一个时钟，相位寄存器以

7、步长增加，相位寄存器的输出与相位控制字相加，然后输入到正弦查询表地址上。正弦查询表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中0-360o 范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度的数字量信号，驱动DAC，输出模拟量。相位寄存器每经过2N/M 个 fc 时钟后回到初始状态，相应地正弦查询表经过一个循环回到初始位置，整个DDS系统输出一个正弦波。输出正弦波周期为: 频率为,频率控制字与输出信号频率和参考时钟频率之间的关系为： 其中N是相位累加器的字长。频率控制字与输出信号频率成正比。由采样定理，所产生的信号频率不能超过时钟频率的一半，在实际运用中，为了保证信号的输出

8、质量，输出频率不要高于时钟频率的33%,以避免混叠或谐波落入有用输出频带内。 在图中，相位累加器输出位并不全部加到查询表，而要截断。相位截断减小了查询表长度，但并不影响频率分辨率，对最终输出仅增加一个很小的相位噪声。DAC分辨率一般比查询表长度小2-4位。,通常用频率增量来表示频率合成器的分辨率，DDS的最小分辨率为 这个增量也就是最低的合成频率。最高的合成频率受奈奎斯特抽样定理的限制，所以有 与PLL不同,DDS的输出频率可以瞬时地改变,即可以实现跳频，这是DDS的一个突出优点，用于扫频测量和数字通讯中，十分方便。,AD9830,芯片特性 +5V电压供电 50MHz频率 片内正弦查询表 片内

9、10位数模转换器 并行数据接口 掉电功能选择 250mW功耗 48引脚薄方扁封装（TQFP）,DDS的优点,（1）输出频率相对带宽较宽 输出频率带宽为50%fs（理论值）。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40%fs。 （2）频率转换时间短 DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率时间等于频率控制字的传输，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比

10、使用其它的频率合成方法都要短数个数量级。 （3）频率分辨率极高 若时钟fs的频率不变，DDS的频率分辨率就是则相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1Hz数量级，许多小于1mHz甚至更小。,（4）相位变化连续 改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。 （5）输出波形的灵活性 只要在DDS内部加上相应控制如调频控制FM、调相控制PM和调幅控制AM，即可以方便灵活地实现调频、调相和调幅功能，产生FSK、PSK、ASK和MSK

11、等信号。另外，只要在DDS的波形存储器存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时，既可得到正交的两路输出。 （6）其他优点 由于DDS中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高，且易于程控，使用相当灵活，因此性价比极高。,DDS的局限性,（1）输出频带范围有限 由于DDS内部DAC和波形存储器（ROM）的工作速度限制，使得DDS输出的最高频有限。目前市场上采用CMOS、TTL、ECL工艺制作的DDS芯片，工作频率一般在几十MHz至400MHz左右。采用GaAs工艺的DDS芯片工

12、作频率可达2GHz左右。 （2）输出杂散大 由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差（由存储器有限字长引起）造成的杂散和DAC非理想特性造成的杂散。,DDS芯片生产商,Qualcomm公司 单片电路。Q2220、Q2230、Q2334、Q2240、Q2368， 其中Q2368的时钟频率为130MHz，分辨率为0.03Hz，杂散控制为-76dBc，变频时间为0.1s; Sciteg ADS-431, 1.6GHz,分辨率1Hz,杂散-45dB,可正交输出 Stanford Micro Linear公司,Micro Linea

13、r公司生产的几种低频DDS产品,ML2035 特性：（1）输出频率为直流到25kHz，在时钟输入为12.352MHz野外频率分辨率可达到1.5Hz（-0.75+0.75Hz），输出正弦波信号的峰-峰值为Vcc；（2）高度集成化，无需或仅需极少的外接元件支持，自带312MHz晶体振荡电路；（3）兼容的3线SPI串行输入口，带双缓冲，能方便地配合单片机使用；（4）增益误差和总谐波失真很低。 ML2035生成的频率较低（025kHz），一般应用于一些需产生的频率为工频和音频的场合。如用2片ML2035产生多频互控信号，并与AMS3104（多频接收芯片）或ML2031/2032（音频检波器）配合，制作

14、通信系统中的收发电路等。 ML2037是新一代低频正弦波DDS单片电路，生成的最高频可达500kHz。,AD公司的产品,DDS原理：,具体芯片资料：,实现DDS的几种技术方案,采用高性能DDS单片电路的解决方案。 采用分立IC电路系统实现，一般有CPU、RAM、ROM、D/A、CPLD、模拟滤波器等组成。 CPLD/FPGA实现。,方案二：VCO及锁相环技术方案,它是由一个VCO和三种鉴相器构成，只要在外部增设分频器和环路滤波器用R和C，就可以构成PLL频率合成器。,方案二：VCO及锁相环技术方案,三种鉴相器的工作原理各不相同，其中鉴相器PC1是异或门鉴相器，PC2是边沿触发器，PC3是一个R

15、、S触发器门，其输出端分别为2、13、15。在三种鉴相器中，最常用的是PC2，PC1和PC3不能进行频率比较，锁相范围较窄，而PC2可以进行频率比较，在VCO振荡频率的全部范围内进行锁相。,方案二：VCO及锁相环技术方案,根据74HC4046的工作频率范围选择外围电容、电阻的参数，即R1、R2和C1 。电阻R1和C1共同决定振荡器的中心频率。R2可以改变压控振荡器的自由振荡频率并改变振荡器的频率控制范围。,系统原理框图,方案二：VCO及锁相环技术方案,利用单片机的PWM输出端控制电压，激发VCO的振荡器的频率，频率与控制电压成正比。为了提高频率的稳定度及倍频、分频，再接上PLL及计数器。优点是

16、电路结构简单，容易理解；缺点是参数设定时存在频率抖动现象。原因是？,系统原理框图,方案三：单片机可变频率技术方案,利用单片机的定时/计数功能，输出单极性的方波信号。,方案四：单片专用发生器专用电路技术方案,专用芯片ICL8038,第10脚外接定时电容，该电容决定输出波形频率，C1至C8决定了信号频率的十个倍频程，从500F开始，依次减小十倍，直到5500pF，频率范围相应地从0.05Hz0.5 Hz5Hz50Hz500Hz5kHz50kHz500kHz，如果C8取250pF，频率可达1MHz。V1、R7、R8构成缓冲放大器，R9 用于改变输出波形的幅值。整个频率范围为0.05Hz1MHz，占空比可以从2%至98%调整，失真不大于 1%，线性好，误差不大于 0.1%,方案四：单片专用发生器专用电路技术方案,方案四：单片专用发生器专用电路技术方案,专用芯片MAX038,方案四：单片专用发生器专用电路技术方案,专用芯片MAX038,相