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1、江西理工大学应用科学学院SOPC/EDA综合课程设计报告设计题目： 数据采集控制系统的设计 设 计 者： 陈文茂学 号： 08060109112班 级： 电气工程及其自动化091班指导老师： 王忠锋完成时间： 2012年1月6日设计报告综合测试总评格式（10）内容(40)图表（10）答辩（20）平时（20）目录一、概述31、系统设计目的32、系统设计要求3二、总体设计方案41、 A/D转换控制模块ADZHKZ的设计52、转换后数据的BCD码转换处理6三、 主要VHDL源程序81、 A/D转换控制模块ADZHKZ的VHDL源程序。82、数据运算与处理模块SJYSCL的VHDL源程序173、D/A
2、转换控制模块DAZHKZ的VHDL源程序234、键盘输入与数据显示控制模块JPXSKZ的VHDL源程序24四、系统仿真28五、EDA课程设计总结30参考文献32一、概述1、系统设计目的数据采集和控制系统是对生产过程或科学实验中各种物理量进行实时采集、测试和反馈控制的闭环系统。它在工业控制、军事电子设备、医学监护等许多领域发挥着重要作用。通过VHDL语言对数据采集控制系统的设计使我了解用一片CPLD/FPGA、模数转换器ADC和数模转换器DAC构成一个数据采集系统，并用CPLD/FPGA实现数据采集中对A/D转换、数据运算、D/A转换以及有关数据显示的控制。并且通过相关软件进行程序设计以及相关电
3、路图的设计，并且使其能够通过仿真测试。2、系统设计要求本设计要求用一片CPLD/FPGA、模数转换器ADC和数模转换器DAC构成一个数据采集系统，并用CPLD/FPGA实现数据采集中对A/D转换、数据运算、D/A转换以及有关数据显示的控制。系统的组成框图如图所示，其功能如下： (1) 系统按一定速率采集输入电压U1，经ADC0809转换为8位数字量DATA。(2) 输入数据与通过预置按键输入数据采集控制器内的标准数据相减，求得带极性位的差值U(数字量)；差值之绝对值送至DAC0832转换为U，它和特定的极性判别电路共同输出U。 (3) 数据采集和处理均在数据采集系统控制器的管理下有序进行。工作
4、速率由时钟信号CLK的速率决定。其中所使用器件可以根据需要进行调换，要求分析精度!二、总体设计方案根据系统设计要求，数据采集系统控制器SJCJKZQ可由四个模块组成：A/D转换控制模块ADZHKZ、数据运算与处理模块SJYSCL、D/A转换控制模块DAZHKZ以及有关键盘输入与数据显示控制模块JPXSKZ，其组成框图及有关接口如图2.1所示。 图2.1 数据采集系统总体组成原理图 1、 A/D转换控制模块ADZHKZ的设计ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。ADC0809的分辨率为8位，转换时间约100 s，含锁存控制的8路多路
5、开关，输出由三态缓冲器控制，单5 V电源供电。图2.2是ADC0809的管脚及主要控制信号时序图。 图2.2 ADC0809的管脚及主要控制信号时序图 对于ADC0809模数转换的控制程序段的VHDL设计，根据ADC0809的A/D转换控制要求，我们可用一个状态机来实现，其状态转换如图2.3所示。 图2.3 ADC0809工作时的状态转换图 2、转换后数据的BCD码转换处理表2.4是在ADC0809的基准电压(Vref)为5.12 V时，模拟输入电压与输出电压的对应关系表，其中最小电压准位是5/28=5/256=0.2 V。 这样，当由ADC0809的D7.0收到的数据信号是10000110(
6、即86H)时，则对照表2.4时，高4位1000是2.56 V，而低4位0110是0.12 V，所以最后的电压输出结果是2.56 V+0.12 V=2.68 V。表2.4图2.5 BCD加法示意图为了方便后续的电压数据显示，我们应将输出电压表示成12位的BCD码形式。如上述的2.56 V是0010 0101 0110，0.12 V是0000 0001 0010，所以相加的结果2.68 V是0010 0110 1000，因此必须设计一个12位的BCD码加法程序。 图2.5是2.56+0.18=2.74的二进制的BCD加法示意图。从图中可以看出，二进制BCD码相加时，由最低位4位加起，且每4位相加的
7、结果超过10时需作进位操作。三、 主要VHDL源程序1、 A/D转换控制模块ADZHKZ的VHDL源程序。 -ADZHKZ.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADZHKZ IS PORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); -0809的8位转换数据输出RST: IN STD_LOGIC; -复位信号 CLK: IN STD_LOGIC; -转换工作时钟信号 EOC: IN STD_LOGIC; -0809的转换结束控制信
8、号 ALE: OUT STD_LOGIC; -0809的通道选择地址锁存信号 START: OUT STD_LOGIC; -0809的转换启动控制信号 OE: OUT STD_LOGIC; -0809的输出使能控制信号 ADDA: OUT STD_LOGIC; -0809的通道选择控制信号 BCDOUT: OUT STD_LOGIC_VECTOR(11 DOWNTO 0); -来自0809的数据经BCD转换后的输出 ); END ENTITY ADZHKZ; ARCHITECTURE ART OF ADZHKZ IS TYPE STATES IS (ST0，ST1，ST2，ST3，ST4，ST
9、5，ST6); SIGNAL CURRENT_STATE，NEXT_STATE: STATES; SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK0，LOCK1: STD_LOGIC; -转换后数据输出锁存时钟信号 SIGNAL VALUE: STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL CEN: STD_LOGIC; SIGNAL ALE0: STD_LOGIC; SIGNAL START0: STD_LOGIC; SIGNAL OE0: STD_LOGIC; BEGIN-A/D转换控制模块 STATE
10、SYSTEM: BLOCK IS BEGIN ADDAALE0=0; START0=0; OE0=0; LOCK0=0; NEXT_STATE=ST1; CENALE0=1; START0=0; OE0=0; LOCK0=0; NEXT_STATE=ST2; CENALE0=0; START0=1; OE0=0; LOCK0=0; NEXT_STATE=ST3; CENALE0=0; START0=0; OE0=0; LOCK0=0; CEN=0; IF EOC=1 THEN -测试EOC的下降沿 NEXT_STATE=ST3; ELSE NEXT_STATEALE0=0; START0=0;
11、 OE0=0; LOCK0=0; CEN=0; IF EOC=0 THEN NEXT_STATE=ST4; -测试EOC的上升沿，=1表明转换结束 ELSE NEXT_STATEALE0=0; START0=0; OE0=1; LOCK0=0; NEXT_STATE=ST6; CENALE0=0; START0=0; OE0=1; LOCK0=1; NEXT_STATE=ST0; CENALE0=0; START0=0; OE0=0; LOCK0=0; NEXT_STATE=ST0; CEN=0; END CASE; END PROCESS; PROCESS(RST, CLK) IS BEGI
12、N IF RST=1 THEN CURRENT_STATE=ST0 ELSIF RISING_EDGE(CLK) THEN CURRENT_STATE=NEXT_STATE; -在时钟上升沿，转换至下一状态 END IF; END PROCESS; -用于给输出信号去毛刺 PROCESS(CLK) ISBEGIN IF RISING_EDGE(CLK) THEN ALE=ALE0; START=START0; OE=OE0; LOCK1=LOCK0; END IF; END PROCESS; -数据锁存进程 PROCESS(LOCK1) IS BEGIN IF RISING_EDGE(LOCK1) THEN REGL=D; -在LOCK1的上升沿，将转换好的数据锁入END IF; END PROCESS; END BLOCK STATESYSTEM; -A/D转换数据的BCD码转换模块 CONVERSION: BLOCK IS
