可编程逻辑

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1、第十章 可编程逻辑器件,1 概述 2 只读存储器(ROM) 3 随机读写存储器(RAM) 4 可编程逻辑阵列(PLA) 5 通用阵列逻辑(GAL),可编程逻辑器件(programmable logic device,简称PLD)是最大规模甚至超大规模集成电路技术的飞速发展与计算机辅助设计(CAD)、计算机辅助生产(CAM)和计算机辅助测试(CAT)相结合的一种产物,是数字逻辑电路向着超高集成度、超低功耗、超小型封装和专用化方向发展并采用“阵列逻辑”技术生产的器件. 本章主要介绍其中的可编程只读存贮器PROM、随机读写存储器RAM、可编程逻辑阵列PLA(Programmable logic ar

2、ray)、通用阵列逻辑GAL(Generic Array Logic)等器件的原理、编程及使用方法。,10.1 概述,通用片： 逻辑功能由制造厂家定死的标准芯片，用户只能使用而不能更改。如门、多路开关、译码器、触发器、寄存器、计数器等中小规模标准芯片。 用户片： 完全按用户要求设计的VLSI器件，一般称专用集成电路(ASIC)。它对用户来讲是优化的，但设计费用高，通用性差。,现场片： 由于通用片和用户片的使用范围有限，陆续出现了用户可更改其内容或逻辑功能的现场片，如PROM、EPROM、FPLA、PAL、GAL、FPGA、ISP等，它们属于可编程逻辑器件。 可编程逻辑器件的概念： PLD是泛指

3、一类现场片，即由用户编程,用户可以配置的逻辑器件。PLD适宜于科研开发和小批量生产的系统。它的应用和发展不仅简化了电路设计，降低了成本，提高了系统的可靠性和保密性，而且给数字系统设计方法带来了重大变化。,PLD基本框图： 低密度PLD的基本框图如下所示，它由输入缓冲、与功能、或功能、输出缓冲等四部分功能电路组成。根据阵列和输出结构的不同，早期PLD可分为四种基本类型：PROM、FPLA、PAL和GAL。,图10.1.1 PLD的基本框图,70年代的PLD PROM（可编程只读存储器）和PLA（可编程逻辑阵列）器件问世。在 PROM中，与门阵列固定，或门阵列可编程。在PLA中，与门阵列和或门阵列

4、均可编程。但这两种器件采用熔断丝工艺，一次性编程使用。 70年代末的PLD PAL（可编程阵列逻辑）器件问世。在PAL中，与门阵列可编程，或门阵列固定，有多种输出和反馈结构，为逻辑设计带来一定的灵活性。但PAL仍采用熔断丝工艺，一次性编程。,80年代中期的PLD GAL（通用阵列逻辑）和FPGA（现场可编程门阵列）器件问世。GAL是在PAL基础上发展起来的新一代器件，与门阵列可编程，或门阵列固定。它采用电可擦CMOS工艺，可以反复擦除和改写。结构上采用“输出逻辑宏单元”电路，为逻辑设计提供了较大的灵活性。早期的PLD结构基本框图对GAL已不适用。 FPGA的基本结构有两类：一类是在PAL基础上

5、加以改进和扩展形成的；另一类是逻辑单元型，逻辑单元之间是互联阵列。这些资源可由用户编程。FPGA 属于较高密度的PLD器件。,10.2 只读存储器(ROM ),10.2.1.ROM的分类： 只读存储器简称ROM,它只能读出不能写入，工作时，将一个给定的地址码加到ROM的地址码输入端，便可在它的数据输出端得到一个事先存入的数据。 ROM的最大优点是具有不易失性，即使电源断电，ROM中存储的数据不会丢失，因而在计算机系统中得到了广泛的应用。 ROM存入数据的过程称为编程。根据编程方式不同，ROM分为以下四类：,1.掩模式只读存储器（ROM） 这类ROM所存的数据，在芯片制造过程中就确定了，使用时只

6、能读出，不能改变。优点是可靠性高，集成度高。缺点是不能改写。这种器件只能专用，用户可向厂家定做。 2.一次编程只读存储器（PROM） PROM在产品出厂时，所有存储元均置成全0或全1，用户根据需要可自行将某些存储元改为1或0。例如，双极性PROM有两种结构：一种是熔丝烧断型，一种是PN结击穿型。它们只能进行一次性改写，一旦编程完毕，其内容便是永久性的。由于可靠性差，又是一次性编程，目前较少使用。,3.多次改写编程的只读存储器 这类ROM有光擦编程只读存储器EPROM，电擦编程只读存储器 E2PROM，电改写只读存储器 EAROM。 这三种器件可用紫外光照射或电的方法擦除已写入的数据，然后，再用

7、电的方法重新写入新的数据。用户可根据需要多次改写ROM中的内容。目前这类ROM得到最为广泛的应用。 4.闪速存储器（FLASH) 闪速存储器是英特尔公司90年代中期发明的一种高密度、非易失性的读/写半导体存储器,它既有EEPROM的特点，又有RAM的特点，因而是一种全新的存储结构。,10.2.2.ROM的结构与工作原理 1.固定内容的ROM结构框图 ROM的结构与RAM十分相似，见下图所示，它由存储矩阵、地址译码器、读放与选择电路组成。地址译码器可以是 单译码，也可以是 双译码。,(A) ROM结构框图,2.二极管ROM模型 下图所示的是一个由二极管构成的ROM模型，其中：两位地址线A1、A0

8、,指明该ROM的存储容量为4个 存储单元（4个字）。4位数据线D3-D0，指明数据长度为4位。 3.地址译码器是一个与门阵列：它输出4条字线W0-W3。对应一个地址输入，只有一条字线输出为高电平。 4.存储矩阵是或门阵列：对每一条数据线D3-D0而言，二极管构成或门。,(B) 二极管ROM,5.ROM的点阵结构表示法 由二极管ROM结构看出，字线W与位线D的每个交叉点都是一个存储元。交叉点处接二极管相当于存储 1，不接二极管相当于存储0。因此存储矩阵可用 阵列图来表示：将字线和位线画成相互垂直的一个阵列，每一个交叉点对应一个存储元。交叉点上有黑点表示该存储元存 1，无黑点表示该存储元存0。 R

9、OM阵列结构表示法是一种新思路，它对后来其他可编程器件的发展起到了奠基作用。,(C) ROM阵列结构示意图 图 10.2.1 ROM组成原理图,6.ROM的编程 如果把ROM看作 组合逻辑电路，则地址码A1A0是输入变量，数据码D3-D0是输出变量，由上图可得输出函数表达式：,表 10.2.1 逻辑函数真值表,10.2.3 ROM应用举例,例10.2.1 用ROM设计实现四位二进制码转换成CRAY(格雷码)的代码转换电路. 解 (1) 设四位二进制码为 ,四位 Cray码 .转换真值表如表10.2.2所示.,表 10.2.2 二进制码转换为CRAY的真值表,(2) 由真值表写出最小表达式,(3

10、) 画出4位二进制-GRY转换器的ROM阵列结构图,如下: 图 10.2.2 4位二进制-GRY转换器的ROM阵列结构图,(4) 选用适当的只读存储器(如 PROM,EPROM等)和专用设备,将表10.2.2所示的数据写入即可.,10.3 随机读写存储器(RAM ),半导体随机读写存储器简称RAM，是计算机的重要记忆部件，用来存放二进制数据。 根据器件类型，RAM分为双极型和MOS型两类。双极型RAM工作速度高，但制造工艺复杂，功耗大，集成度低，主要用于高速工作的场合。MOS型RAM又分静态MOS和动态MOS两种，制造工艺简单，成本低，功耗小，集成度高，工作速度比双极型RAM低。 RAM的优点

11、是读写方便，使用灵活，但断电后 RAM中的信息会丢失，所以它是易失型存储器。,图 10.3.1 RAM的基本结构图,10.3.1 RAM的结构,1.存储矩阵 存储矩阵由排成阵列的许多 存储元组成。每个存储元相当于一个触发器，它存放一个二进制数据（0或1）。 由若干个存储元组成一个存储单元。存储单元又称一个字，它是访问RAM的基本单位。 2.地址译码器 地址译码器对外部输入的地址码，唯一地选择一个存储单元。 3.读写电路 读写电路对选中的存储单元进行读操作或写操作，将存储矩阵中所存的数读出或把外部的数据送往存储矩阵。读操作和写操作不可能同时发生，他们在读/写命令控制下分时进行。,10.3.2 R

12、AM的存储元,图 10.3.2 SRAM存储元,图 10.3.3 DRAM存储元,图 10.3.4 单译码结构存储器,10.3.3 地址译码方法 1.单译 码结构,图 10.3.5 单译码结构存储器,2.双译 码结 构,10.4 可编程逻辑陈列(PLA ),10.4.1 FPLA的结构特点 ROM 中的与阵列是一个产生2n个输出的译码器，即产生2n个最小项。从逻辑设计的角度看，不管实际的逻辑函数需要多少个最小项，这2n个最小项始终存在。如果我们把ROM 用来进行逻辑设计，从逻辑设计的角度看，ROM 中总有一部分最小项未使用，造成芯片面积浪费。为此，人们进行创新改造，出现了FPLA 器件。 在F

13、PLA 器件中，ROM 中的地址译码器改为乘积项发生器。与阵列不再是固定的产生2n个最小项，它所产生的最小项数目2n个，且按用户使用的要求来设计，即与阵列是可编程的。或阵列与ROM 相似，当然也是可编程的。,10.4.2 FPLA的应用 1. FPLA实现组合逻辑 例 10.4.1 用FPLA 实现4位二进制码到格雷码的转换 . 解 二进制码(B3-B0)到格雷码(G3-G0)的转换真值表如下:,表 10.4.1 二进制码转换为CRAY的真值表,从表中可以得到如下最简与-或表达式 :,图 10.4.1 用FPLA 实现4位二进制码到格雷码的转换,2. 用FPLA构成时序逻辑电路 例 10.4.

14、2 用组合FPLA及维持阻塞D触发器构成时序FPLA，完成同步十六进制加计数器计数功能。 解：见下图,图10.4.3 同步十六进制加计数器阿状态转换图,Q3Q2Q1Q0,0000,0001,0101,0100,0011,0010,1111,1110,1101,1100,1011,1010,1001,1000,0111,0110,图10.4.3 状态卡诺图,00 01 11 10,00 01 11 10,00 01 11 10,00 01 11 10,00 01 11 10,00 01 11 10,00 01 11 10,00 01 11 10,状态方程如下:,各触发器驱动方为:,10.4.4时

15、序FPLA同步十六进制加计数器逻辑图,10.5 通用阵列逻辑(GAL),10.5.1 GAL器件的基本结构 现以普通型GAL16V8为例，说明GAL器件的结构组成。,图 10.5.1 GAL16V8逻辑图,输入缓冲器（左边8个） 对输入信号提供原变量和反变量，并送到与门阵列。 输出缓冲器（右边8个） 提供输出信号和反馈信号，后者包括本级和相邻级。 输出反馈/输入缓冲器（中间8个） 本级输出或相邻级输出作为输入信号送到与门阵列，以便产生乘积项。 与门阵列 88=64个与门组成，最多形成64个乘积项，每个与门有32条输入线（16个原变量，16个反变量），但每一个变量在编程时只能取其一，故每个与门（一个乘积项）的实际最大变量数为16。 输出逻辑宏单元（OLMC）共8个，每个OMLC是一个逻辑单元，其中有或门、触发器、多路开关，通过编程，GAL16V8最多有16个引脚作为输入端，8个输出端。 图10.5.2为GAL器件输出逻辑宏单元。,图 10.5.2 GAL器件输出逻辑宏单元(OLMC),10.5.2 输出逻辑宏单 元的结构 图 10.5.3 GAL16V8 结构控制字,10.5.3 输出逻辑宏单元的工作模式 表 10.5.1 O