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1、1 1 第一章第一章HDL设计入门设计入门 2 1.1 VLSI典型流程典型流程 系统规范说明系统划分设计输入功能仿真 综合、优化网表时序仿真布局布线版图 参数提取后仿真制版流片芯片测试 2 3 1.2 硬件描述语言硬件描述语言 一. 什么是硬件描述语言（HDL）一. 什么是硬件描述语言（HDL） HDLHardware Description Language 它是硬件设计人员和EDA工具之间的界面；是一种用形式化方法来描 述数字电路和设计数字逻辑系统的语言。 设计者可以利用这种语言来描述自己的设计思想，然后 利用EDA工具进行仿真验证和时序分析，再自动综合到 门级电路，最后用ASIC或FP
2、GA实现其功能。 4 1.2 二.用HDL进行电子系统设计的优点二.用HDL进行电子系统设计的优点 1. 能将电子系统在不同抽象层次上进行精确而简练的描述； （系统级、行为级、RTL级、逻辑门级、开关级） 2. 能在每个抽象层次的描述上对设计进行模拟验证； 3. 借助EDA工具能自动将HDL语言转换成门级网表和电路优化； 4. 较高层次的HDL描述与具体工艺无关，便于标准化和发展可重 用设计技术； 6. 推动EDA设计技术及整个电子行业的快速发展； 5. 使用HDL进行设计类似于编写计算机程序，带有文字注释的源 程序非常便于开发和修改； 3 5 1.2 三.常见的HDL语言三.常见的HDL语言
3、 1. VHDL： VHDL（Very-High-Speed Integrated Circuit HDL） 诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认 为标准硬件描述语言。 6 1.2 2. Verilog HDL 1983年：GDA公司的Phil Moorby首创 1984-1985年：Moorby设计出第一个Verilog仿真器 1986年：Moorby提出快速门级仿真的XL算法 1989年：Cadence公司收购了GDA公司 1990年：Cadence公司公开发表Verilog HDL语言，OVI(Open Verilog International）组织成立
4、1995年：IEEE制定了Verilog HDL标准，即IEEE1364-1995 4 7 1.2 3. VHDL和Verilog HDL的区别 ? VHDL在系统级描述方面具有潜在的适应性，在行为级描述方面略 强于Verilog HDL，而Verilog HDL则在结构描述方面远优于VHDL， 因而在ASIC领域得到了更为广泛的应用； ? VHDL不能完成开关级描述，所以即便是VHDL的设计环境，在底 层实质上也是由Verilog HDL描述的器件库支持的； ? Verilog HDL与VHDL的代码数之比为1：3，前者的编程风格更加 简洁、高效； ? VHDL源于ADA语言，而Verilo
5、g HDL源于C语言，易学易用，建议 学习HDL应该从学习Verilog HDL开始； 8 1.2 4. 其它HDL ABEL-HDL 早期的硬件描述语言。 从早期可编程逻辑器件（PLD)的设计中发展而来。 AHDL(Altera HHDL) 是ALTERA公司发明。特点是非常易学易用。 它的缺点是移植性不好，通常只用于ALTERA自己的开发系统。 5 9 We see design through your eyes Monter推荐设计流程 HDL RTL 级仿真 级仿真 (ModelSim,Seamless CVE, Celaro) 文本的文本的HDL输入输入 (emacs,vi, HD
6、LAuthor) RTL 测试综合 测试综合 (Embedded core/memory, boundary scan) (MBISTArchitect,LBISTArchitect,BSDArchitect) 逻辑扫描测试 综合与分析 逻辑扫描测试 综合与分析 (DFTAdvisor,DFTInsight) 门级仿真门级仿真 测试码生成与故障仿真测试码生成与故障仿真 (FastScan,FlexTest,QuickFault II) 物理版图设计物理版图设计 (IC Station, CDS SE *, SYN Apollo*) 图形图形HDL输入输入 (HDL designer) IP 库
7、库 (Inventra Soft Cores) 如：如：8051 CPU core; FFT DSP core; USB 1.0/2.0 interface 逻辑综合和优化逻辑综合和优化 (Leonardo,SynopsysDC*) 高层综合高层综合 (Monet) 原理图设计输入原理图设计输入 (Design Architect-IC) Verilog VHDL Verilog VHDL Testbench Testbench Verilog VHDL Verilog VHDL Testbench Testbench Constraint File Constraint File Veril
8、og VHDL EDIF Verilog VHDL EDIF 原理图输入原理图输入 (Design Architect) EDDM Verilog VHDL,EDIF EDDM Verilog VHDL,EDIF Verilog VHDL EDIF Verilog VHDL EDIF Testbench Testbench Test patterns Test patterns Constraint File Constraint File ASIC 厂商实现工具 厂商实现工具 Verilog VHDL EDIF Verilog VHDL EDIF 寄生参数提取和 延时计算 寄生参数提取和 延
9、时计算 (xCalibre/RC Delay) SDF SDF ASIC 制造制造 ASIC 制造制造 Dynamic (ModelSim,CVE, QuickSimII, Celaro ) Static (SST Velocity, Formal Pro) 物理验证与后仿真物理验证与后仿真 (Calibre /MachTA ) ASIC 后端设计 ASIC溜片与制造 注：流程中红色文字表Mentor 设计工具 紫色文字表第三方厂家的工具 ASIC设计测试 ASIC综合 10 1.3 硬件描述语言的新发展硬件描述语言的新发展 一.超大集成电路设计面临的挑战一.超大集成电路设计面临的挑战 1.
10、设计重用、知识产权和内核插入； 2. 综合，特别是高层次和混合模型的综合； 3. 验证，包括仿真验证和形式验证等自动验证手段； 4. 深亚微米效应（主要是互连问题）； 6 11 1.3 二. 举例：SOC设计二. 举例：SOC设计 12 1.3 7 13 1.3 14 1.3 三.系统级描述语言（SLDL）三.系统级描述语言（SLDL） 随着半导体技术的迅猛发展，SoC已经成为当今集成电路设计的发展 方向。在系统芯片的各个设计中，像系统定义、软硬件划分、设计实 现等，集成电路设计界一直在考虑如何满足SoC的设计要求，一直在寻 找一种能同时实现较高层次的软件和硬件描述的系统级设计语言。 8 15 1.3 1. System C System C （IEEE1666）由一组描述类库和一个包含仿真核的库组成。 在用户的描述程序中，必须包括相应的类库，可以通过通常的ANSI C+编 译器编译该程序。System C提供了软件、硬件和系统模块。用户可以在不 同的层次上自由选择，建立自己的系统模型，进行仿真、优化、验证、综 合等等。 16 1.3 2. Superlog Superlog集合了Verilog的简洁、C语言的强大、功能验证和系统级结 构设计等特征，是一种高速的硬件描述语言。Superlog已转换升级为 System Verilog（IEEE1800）
