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1、1 CPU的用途字长：8位 D70寻址范围：64byte,2的6次方64，A502 确定ISA（包括程序员可访问的寄存器）1）程序员可访问的寄存器 AC8位累加器CPU的指令集（共4条）指令操作码操作COM00XXXXXXACAC(取反)JREL01XXXXXXPCPC+00AAAAAAOR10XXXXXXACACM00AAAAAASUB111AAAAAAACACM00AAAAAA12）其他寄存器AR地址寄存器6位由A50向存贮提供地址PC程序计数器6位指向下一条指令的地址DR数据寄存器8位通过D70从存贮器接收指令和数据IR指令寄存器2位存放从存贮器中取回的指令的操作码部分3 CPU设计状态
2、图为了确定CPU的状态图，对每条指令作以下分析1） 从存贮器中取指令（所有指令均相同）原理：在CPU能执行指令之前，它必须从存贮器中取出，CPU通过执行如下的操作序列完成这个任务A） 选择存贮单元由A50确定B） 对工A50译码，延迟，并向存贮器发一个信号使存贮器将此指令输出到它的输出引脚。这些引脚与CPU的D70相连。CPU从这些引脚读入数据。具体操作：（分为三个状态）A）要取的指令的地址存放在程序计数器（PC）中。第一步就是把PC的内容拷贝到AR中。FETCH1：ARPCB）CPU必须从存贮器中读取指令，为此CPU必须发一个READ信号到器的RD（RDRAM,相对于OEROM)端上使存贮器
3、将数据发送到D70上，存入CPU的DR寄存器中。同时实现PCPC+1，为取下一条指令作准备。FETCH2：DRM，PCPC+1C） 作为取指令的一部分，CPU还必须完成两件事。 DR的高2位拷贝到IR，目的是确定指令的功能 DR的低6位拷贝到AR，目的：a. 对于ORT和SUB1指令这6 位包含了指令的一个操作数的存贮器地址（一个数已经在AC）b. 对于COM和JREL，它们不需要再次访问存贮器，一旦它们返回到FETCH1周期，FETCH1将把PC的值装到AR，覆盖无用的值。FETCH3：IRDR7,6, ARDR50取指令周期的状态图FETCH3FETCH2FETCH12） 指令译码（每条指
4、令的操作码都是唯一的）本CPU有四条指令，因此有四个不同的执行同期，为此用IR中的值来确定即可。FETCH1FETCH2FETCH3COM执行周期OR执行周期SUB1执行周期IR=00IR=01IR=10IR=11JREL执行周期3） 指令执行（每条指令的执行周期都是一样的）每条指令的执行周期的状态分析：1COM指令功能是对AC的内容取反，执行周期的状态是COM1:ACAC2. JREL指令代码为01AAAAAA，即转移的相对地址由AAAAAA确定，而AAAAAA在DR50中，所以有JREL1：PCPC+ DR503OR指令为了执行指令，必须完成两件事情 OR1：DRM；从存贮器取出一个操作数
5、送到数据寄存器OR2：ACACDR；与AC相或，并把结果存回AC中4. SUB1指令为了执行指令，必须完成两件事情SUB11：DRM；从存贮器取出一个操作数送到数据寄存器SUB12：AC - AC + DR；对DR取反，等于DR1综上所述可知CPU的完全状态图如下FETCH1FETCH2FETCH3COM1OR1JREL1SUB11IR=00IR=01IR=10IR=11OR2SUB124 设计必要的数据通路和控制逻辑，以便实现这个有限状态机，最终实现这个CPU。状态图以及寄存器的传输说明了实现本CPU所须完成工作（方法和步骤如下）1） 与CPU的每个状态相关联的操作（共九个状态）FETCH1
6、：ARPCFETCH2：DRM，PCPC+1FETCH3：IRDR7,6, ARDR50COM1:ACACJREL1：PCPC+ DR50 OR1：DRM；OR2：ACACDR；SUB11：DRM； SUB12：AC - AC + DR2） 建立数据通路的原理和方法A 存贮器是通过引脚D70将数据送给CPU。B 存贮器的地址是通过地址引脚A50从AR中获得的。于是CPU与存贮器之间要A50（地址）和D70（数据）通路，如下图88ARACDRIRPCMCLKA50D70886622266666688883） 总线类型的确定方法原理：首先把操作数重新分组，依据是指导修改同一个寄存器的操作分配在同一
7、组。AR：ARPC ，ARDR50PC：PCPC+ DR50，PCPC+1DR：DRM，IR：IRDR7,6，AC：AC AR， DR， IR，AC总是从其他一些部件中装入数据。若数据已在总线上，则需要做的是能够执行并装入操作。（LD端口分别是ARLOAD，DRLOAD，IRLOAD，ACLOAD信号同步装入）b PC能从其他一些部件中装入数据，还有相应的自增（INC）当前值，所以应创建一个单独的硬件使之能自增。（端口有PCINC，PCLOAD）4） 把每个部件都连接到系统总线上三态缓冲区原有的寄存器部是把结果输出到系统总线，使CPU内部数据冲突，所以应增加三态缓冲区加以控制，但AR的输出还应
8、与A50相接，这是寻址所需。5） 根据实际需要修改上图的设计，并加上适当控制信号名称1 AR ：仅向存贮器提供地址，没有必要将它的输出连接到内部总线上，加上ARLOAD实现从BUS装入数据。2 ARPC ：保留三态缓冲器由PCBUS控制同步3 IR ： 不通过内部总线向任何其他部件提供数据，而IR的输出将直接送到控制器用于确定指令的功能4 AC：本CPU不向其他任何单位提供数据5 DR70 ：不统一，有6位也有2位宽度，必须确定哪些寄存器从总线的哪些位上接收和发送数据。应有DRBUS实现同步。DRLOAD实现LD6 AC：必须能装载AC + DR的和，以及ACDR与AC的逻辑与结果。CPU必须
9、包含一个能产生这些结果的ALU，并由ACLOAD实现装入。7 PC：必须能装载PC+ DR50的和。CPU必须包含一个能产生这些结果的ALU并由PCLOAD实现载入，而PCINC实现PCPC+18IRLOADACLOADDALUS1 ALUS2MEMBUSREADDRBUSPCBUSARLOAD6PCLOADPCINCDRLOAD828ACPCMCLKA50D7086666688ALU2ALU1DRARIRALU的设计1） ALU1（与PC相连）的设计数据通路的分析：功ALU1必须接收PC和DR作为输入，然后把运算结果输出到PC实现PCPC+ DR50在本CPU中，把PC的导线和ALU的输入输
10、出相连起来，并且利用系统总线把DR和ALU的输入连接起来。用计数器来实现PCPC+1操作，就可以在FETCH2内完成，因为计数器不必占用总线的时间。6 D50PARALLELADDERPCDRTO PC66From bus2） ALU2（与AC相连）的设计 在本ALU的设计中AC和ALU的输入输出连接，并且利用系统总线把DR和ALU和输入相连起来。888ACMUXALUS1 ALUS2TO AC8PARALLELADDERDRFrom bus888888012(ALUS1,ALUS2=0,0, 选ACAC， ALUS1,ALUS2=0,1，选ACACDR，ALUS1,ALUS2=1,0，选AC
11、 - AC + DR，)用硬布线的方法设计控制器组成：计数器：保存当前状态共有9个状态（四条指令，共有9个状态）所以需要一个四16位译码器，译码器中有7个状态没用到。译码器：接收当前状态并为每个状态生成单独的信号逻辑组合：接受单独的状态信号，为每一部件生成控制信号以及计数器的控制信号原理图：计数器LD INC CLR译码器逻辑输入控制信号计数器与译码器的设计：1. FETCH1状态：规定计数器的0值，使用计数器的CLR1到达这一状态。（指令执行完毕后，转入的取址状态。）2. 将顺序状态设定为计数器的连续值，用INC实现。3 利用IR映射1 IR0来确定指令的执行如下表IR计数值状态001000
12、COM1011010JREL1101100OR1111110SUB1指令的执行FETCH10FETCH21FETCH32COM1: 8JREL1：10OR1： 12OR2： 13SUB11：14 SUB12：15FETCH3FETCH1FETCH2OR1SUB11COUNTERLD INC CLR012DECODER8.1012131415COM1JREL1OR2SUB12FETCH1FETCH2FETCH2COM1JREL1OR1OR2SUB11SUB121IR1.0044计数器控制信号的确定LD：在取址周期的FETCH3状态中发出，进入执行周期的第一个状态（装载1IR0进入指令的正确执行周期）FETCH3：IRDR7,6, ARDR50INC：CLR：如上图所示根据译码器的输出信号组合后产生中寄存器的有关信号ARLOAD(装载地址寄存器的控制信号)FETCH1：ARPCFETCH3：ARDR502 PCLOAD PCINCPCLOAD =JREL1：PCPC+ DR50PC
