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1、集成电路后端集成电路后端设计简介设计简介第一部分第一部分简单导言简单导言集成电路的开展集成电路的开展o集成电路IC：Integrated Circuit是指经过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互连，“集成在一块半导体晶片上，并封装在一个外壳内，执行特定电路或系统功能的一种器件。o1965年，Intel公司开创人之一的Gorden E. Moore博士在研讨存贮器芯片上晶体管增长数的时间关系时预测，芯片上晶体管数目每隔18个月翻一番或每三年翻两番，这一关系被称为摩尔定律(Moores Law)集成电路的分类集成电路的分类集成电路设计方法
2、集成电路设计方法o全定制方法Full-Custom Design Approach o适用于要求得到最高速度、最低功耗、最省面积和最高废品率的芯片设计o完全是由用户设计师根据所选定的消费工艺按本人的要求独立地进展集成电路产品设计，这样可以使所设计的电路具有尽能够高的任务速度、尽能够小的芯片面积和称心的封装o针对每个晶体管进展电路参数和幅员优化，以获得最正确的性能(包括速度和功耗)以及最小的芯片面积。由于这种设计方法幅员规划和布线都要用人工布置得尽能够紧凑，所以设计过程要破费大量的人力物力和时间。不仅开场设计时如此，检验和矫正设计错误也是非常艰巨的任务o半定制方法Semi-Custom Desi
3、gn Approacho是一种库单元设计方法o各个单元具有同一高度(指幅员尺寸)，但宽度不等。单元本身经过精心设计，并完成了设计规那么检查和电学性能验证o设计者将所需求的单元从规范单元库中调出来，并陈列成行，行间留有可调整的布线通道。再按设计电路的功能要求将各内部单元以及输入/输出单元衔接起来，就得到所需的芯片幅员第二部分第二部分CMOS原理原理MOS晶体管的根本构造晶体管的根本构造1.MOS金属-氧化物-半导体场效应晶体管，简称为MOS管或器件，其中心构造是由导体、绝缘体与构成管子衬底的掺杂半导体这三层资料叠在一同组成的。 2.根据构成导电沟道的载流子的类型，MOS管被分为NMOS和PMOS
4、。MOS晶体管实践是由两个PN结和一个栅电容组成的，包括Cgs、Cgd、 Cgb。3.在MOS构造中，栅极为控制电极，它控制着漏和源之间沟道的电流。4.早期的栅极资料采用的就是良导体金属铝。 5.当代先进的MOS工艺都采用多晶硅作为栅极导电资料。 6.所谓的CMOS那么表示这样一种工艺和电路，其中nMOS和pMOS两种类型的MOS控制造在同一芯片上。N型型MOS管物理构造和电路符号管物理构造和电路符号P型型MOS管物理构造和电路符号管物理构造和电路符号MOS晶体管的根本任务原理晶体管的根本任务原理 1.从漏到源是两个背对背的二极管。它们之间所能流过的电流就是二极管的反向漏电流。 2.假设把源漏
5、和衬底接地，在栅上加一足够高的正电压，从静电学的观念看，这一正的栅电压将要排斥栅下的P型衬底中的可动的空穴电荷而吸引电子。 3.引起沟道区产生强外表反型的最小栅电压，称为阈值电压VT。MOS晶体管的根本任务原理晶体管的根本任务原理1.根据阈值电压不同，常把MOS器件分成加强型和耗尽型两种器件。对于N沟MOS器件而言，将阈值电压VT0的器件称为加强型器件，阈值电压VT0的器件，称为耗尽型器件。2.PMOS器件和NMOS器件在构造上是一样的，只是源漏衬底的资料类型和NMOS相反，任务电压的极性也正好相反。 MOS晶体管性能分析晶体管性能分析 (a) VgsVT, Vds=0V(b) VgsVT,
6、VdsVT, VdsVgs-VTMOS晶体管性能分析晶体管性能分析 1.在电学上MOS管作为一种电压控制的开关器件。 2.当栅-源电压Vgs等于开启电压VT时，该器件开场导通。当源-漏间加一电压Vds以及 Vgs = VT时，由于源-漏电压和栅-衬底电压而分别产生的电场程度和垂直分量的作用，沿着沟道就出现了导电。源-漏电压即Vds0所产生的电场程度分量起着使电子沿沟道向漏极运动的作用。随着源-漏电压的添加，沿沟道电阻的压降会改动沟道的外形MOS晶体管性能分析晶体管性能分析3当有效栅电压VgsVT比漏极电压大时，随着Vgs的添加，沟道变得更深，这时沟道电流Ids既是栅极电压也是漏极电压的函数，习
7、惯上称这个区域为“线性区，或“电阻区，或“非饱和区。 4假设Vds大于VgsVT；即，当VgdVTVgd为栅-漏电压时，沟道不再伸展到漏极，处于夹断形状。在这种情况下，导电是由于正漏极电压作用下电子的漂移机理所引起的。 MOS晶体管性能分析晶体管性能分析5在电子分开沟道后，电子注入到漏区耗尽层中，接着向漏区加速。沟道夹断处的电压降不变，坚持在VgsVT，这种情况为“饱和形状。这时沟道电流受栅极电压控制，几乎与漏极电压无关。 6影响源极流向漏极对于给定的衬底电阻率的漏极电流Ids大小的要素有： 1、源、漏之间的间隔； 2、沟道宽度； 3、开启电压VT； 4、栅绝缘氧化层的厚度； 5、栅绝缘层的介
8、电常数； 6、载流子电子或空穴的迁移率。MOS晶体管性能分析晶体管性能分析一个MOS管的正常导电特性可分为以下几个区域：1“夹断区：这时的电流是源漏间的走漏电流；2“线性区：弱反型区，这时漏极电流随栅压线性添加；3“饱和区：沟道强反型，漏极电流与漏极电压无关。 当漏极电压太高时，会发生称为雪崩击穿或穿通的非正常导电情况。在这两种情况中，栅极电已不能对漏极电流进展控制。MOS晶体管性能分析晶体管性能分析描画NMOS器件在三个区域中性能的理想表达式为： 0 a截止区Ids VgsVT0 b线性区 0VgsVT Vds c饱和区MOS器件电压器件电压-电流特性电流特性 N型MOS管和P型MOS管任务
9、在线性区和饱和区时的电压-电流特性曲线： 简单MOS管的工艺步骤oAl栅工艺oSi栅工艺自对准Al栅工艺以NMOS为例1一次氧化2S、D区分散、氧化3光刻栅区4栅氧化5光刻引线孔6蒸铝、反刻、合金化Si栅工艺以NMOS为例1一次氧化 8光刻引线孔2光刻有源区 9蒸铝、反刻、合金化3栅氧化4生长多晶硅5光刻栅极6S、D掺杂7氧化第三部分第三部分简单门电路的幅员绘制简单门电路的幅员绘制CMOS反相器的任务原理反相器的任务原理 oCMOS反相器是CMOS门电路中最根本的逻辑部件，大多数的逻辑门电路均可经过等效反相器进展根本设计，再经过适当的变换，完成最终设计。所以，根本反相器的设计就成为逻辑部件设计
10、的根底。CMOS反相器电路图 o 它由一个NMOS晶体管和PMOS晶体管配对构成，两个器件的漏极相连作为输出，栅极相连作为输入。NMOS晶体管的衬底与它的源极相连并接地，PMOS晶体管的衬底与它的源极相连并接电源。CMOS反相器器件物理构造剖面图 图中在N型硅衬底上专门制造一块P型区域，用来制造NMOS管，在N型衬底上制造PMOS管。为了防止源/漏区域衬底出现正偏置，通常N型衬底要借电路中的最低电位，N阱应接电路中最高的电位。为保证电位接触良好，必需构成欧姆接触，在接触点采用重掺杂构造。CMOS反向器的任务原理 假设分别定义n沟道和p沟道晶体管的阈值电压为VTn (如0.7V)和VTp (如0
11、.7V)。在Vi0时，由于Vi0.7V，n沟道晶体管截止；但由于Vi0VTp ( 0.7V)，故p沟道晶体管导通，所以Vo=VDD。当Vi升高使得n沟道晶体管的栅极电压超越VTn时，它开场导通，其电流流过P沟道晶体管。假设再继续添加Vi，将使P沟道器件的栅源之间电压接近于P沟道阈值电压VTp，甚至低于VTp，最后导致它截止，此时ViVDD ,Vo=VSS0V。值得指出的是，任一种逻辑形状，不论是Vi为VDD或为VSS，两个晶体管必有一个截止。因此，在任一逻辑形状下，只需非常小的电流从VDD流向VSS，所以耗电很少。对高密度运用来说，CMOS的低功耗是它最重要的优点。垂直走向MOS管构造 程度走
12、向MOS管构造 金属线从管子中间穿过的程度走向MOS管构造 金属线从管子上下穿过的程度走向MOS管构造 有多晶硅线穿过的垂直走向MOS管构造 与非门和或非门电路与非门和或非门电路二输入与非门 电路图如下：与非门和或非门电路与非门和或非门电路与非门任务原理：与非门任务原理： 对对于于与与非非门门，当当INAINAINBINB为为低低电电平平常常，M2M2M1M1导导通通，M3M3M4M4截截止止，构构成成从从VDDVDD到到输输出出OUTOUT的的通通路路，阻阻断断了了OUTOUT到到地地的的通通路路。这这时时相相当当于于一一个个有有限限的的PMOSPMOS管管导导通通电电阻阻称称为为上上拉拉电
13、电阻阻和和一一个个无无穷穷大大的的NMOSNMOS管管的的截截止止电电阻阻虽虽然然有有一一个个NMOSNMOS管管在在导导通通态态，但但由由于于串串联联电电阻阻值值取取决决于于大大电电阻阻，从从OUTOUT看看进进去去的的NMOSNMOS管管电电阻阻仍仍是是无无穷穷大大的的串串联联分分压压电电路路，输输出出为为高高电电平平VDDVDD。假假设设INAINA和和INBINB均均为为高高电电平平，使使得得两两个个NMOSNMOS管管均均导导通通，两两个个PMOSPMOS管管均均截截止止，构构成成了了从从OUTOUT到到地地的的通通路路，阻阻断断了了OUTOUT到到电电源源的的通通路路，呈呈现现一一
14、个个有有限限的的NMOSNMOS导导通通电电阻阻称称为为下下拉拉电电阻阻，其其值值为为单单个个NMOSNMOS管管导导通通电电阻阻的的两两倍倍和和无无穷穷大的大的PMOSPMOS管截止电阻的分压结果，输出为低电平。管截止电阻的分压结果，输出为低电平。与非门和或非门电路与非门和或非门电路二输入或非门电路图如下： 与非门和或非门电路与非门和或非门电路或非门任务原理： 对于或非门，由类似的分析可知，当INA和INB同时为低电平常，分压的结果使得输出为高电平，当INA和INB有一个为高电平或两个都为高电平常，MOS管电阻分压的结果是输出为低电平。只不过两个NMOS管全导通时并联关系的等效下拉电阻是单管
15、导通电阻的一半。与非门和或非门幅员与非门和或非门幅员与非门幅员：与非门和或非门幅员与非门和或非门幅员或非门幅员：或非门幅员：CMOS传输门CMOS传输门电路图：CMOS传输门CMOS传输门任务原理： 从MOS晶体管的根本任务原理我们曾经知道：当MOS管的外表构成导电沟道后, 器件源漏极之间就呈现低电阻连通；反之，假设MOS管截止，器件的源漏就呈现高电阻断开，因此MOS器件是一个典型的开关。当开关翻开的时候，就可以进展信号传输，这时将它们称为传输门。 CMOS传输门CMOS传输门任务原理： 在图中的CMOS传输门采用了P管和N管对，控制信号和C分别控制P管和N管，使两管同时关断和开通。由于PMO
16、S管对输入信号S高电平的传输性能好，而NMOS管对输入信号S低电平的传输性能好，从而使信号S可以获得全幅度的传送而没有电平损失。CMOS传输门CMOS传输门幅员：驱动电路驱动电路o任何一个逻辑门都有一定的驱动才干，当它所要驱动的负载超越了它的才干，就将导致速度性能的严重退化。设计者可根据负载大小以及脉冲边沿的要求决议驱动级器件尺寸，假设驱动级尺寸很大且和前级功能电路的驱动才干不相匹配，应该在两者之间加一些缓冲级，以到达最正确匹配。o由于驱动电路的管子W/L较大，所以往往采用折线栅和并联管子的方法以减少面积。以下图就是驱动电路常用的一个大宽长比的非门幅员。驱动电路驱动电路大宽长比非门幅员：IO单
17、元、无源器件及互连线的设计单元、无源器件及互连线的设计 任何一种设计技术，幅员构造都需求焊盘输入/输出单元I/OPAD。承当输入、输出信号接口的I/O单元就不再仅仅是焊盘Pad，而是具有一定功能的功能块。这些功能块担负着对外的驱动，内外的隔离、输入维护或其他接口功能。 输入电路o输入单元主要承当对内部电路的维护，普通以为外部信号的驱动才干足够大，输入单元不器具备再驱动功能。因此，输入单元的构造主要是输入维护电路。o普通来讲输入电路是由压焊快(PAD)、电阻R、两个二极管和反相器组成。输入电路 1经过D1、D2两个二极管使得输入管信号被钳制在GND-0.7vVDD+0.7v之间。 2D1称为上拉
18、二极管，相对电源起到维护作用。 3D2称为下拉二极管，相对地起到维护作用。输出电路o输出单元的主要义务是提供一定的驱动才干，防止内部逻辑过负荷而损坏。另一方面，输出单元还承当了一定的逻辑功能，单元具有一定的可操作性。与输入电路相比，输出单元的电路方式比较多o输出电路普通由一级或两级反相器组成输出电路o一级反相：顾名思义，反相输出就是内部信号经反相后输出。这个反相器除了完成反相的功能外，另一个主要作用是提供一定的驱动才干。 o构成这个反相器幅员的NMOS和PMOS管的尺寸应该比较大。输出电路二级反相：也就是由两个反相器，内部信号是同相输出的。无源器件1、集成电阻2、集成电容互连线1、金属线互连
19、金属线互连主要用于传输电流密度大的地方。 在幅员中远间隔连线采用的是金属线，电源线和地线普通也采用金属连线。2、分散区连线 分散区连线仅限于短而宽的连线。3、多晶硅连线 多晶硅连线也仅限于短而宽的连线。第四部分第四部分幅员几何设计规那么幅员几何设计规那么幅员几何设计规那么幅员几何设计规那么 幅员几何设计规那么可看作是对光刻掩模版制备要求。 普通来讲，设计规那么反映了性能和废品率之间能够的最好的折衷。规那么越保守，能任务的电路就越多(即废品率越高)；然而，规那么越富有进取性，那么电路性能改良的能够性也越大，这种改良能够是以牺牲废品率为代价的。 幅员几何设计规那么幅员几何设计规那么1微米规那么2规
20、那么 幅员几何设计规那么幅员几何设计规那么 大部分设计规那么都可以归纳入以下描画的四种规那么之一。1最小宽度2最小间距3最小包围4最小延伸幅员几何设计规那么幅员几何设计规那么设计规那么硅栅举例： 幅员几何设计规那么幅员几何设计规那么幅员几何设计规那么幅员几何设计规那么幅员几何设计规那么幅员几何设计规那么幅员几何设计规那么幅员几何设计规那么幅员几何设计规那么幅员几何设计规那么幅员几何设计规那么幅员几何设计规那么第五部分幅员设计流程o幅员设计是制造集成电路的根底。计算机辅助的幅员设计将电路中一切元器件及其相互衔接转换成能进展芯片光刻加工、正确可靠的掩模图形数据。专门的掩模制备公司利用所提供的数据，
21、制备出符合流片需求的多层掩模。幅员设计o幅员的构成 o 1幅员由多种根本的几何图形所构成。o 2常见的几何图形有：矩形rectangle、多边形polygon、等宽线(path和wire)、圆形circle等。o 3幅员设计软件常采用两种长度单位用户单位或数据单位。用户单位以长度的自然单位为单位，如以m或mil为单位。数据单位那么以数据库中所运用的长度单位为单位。 o 4在幅员设计中所运用图形编辑器，可以在终端上实现幅员的制造、修正和编辑管理。幅员设计o幅员规划布线 o 1规划就是将组成集成电路的各部分合理地布置在芯片上。规划是一个嵌套的过程。o 2规划有层次，即器件级的规划、根本单元级的规划
22、，功能块级的规划。o 3布线就是按电路图给出的衔接关系，在幅员上布置元器件之间、各部分之间的衔接。 幅员设计o单元和单元库的建立 o 1在幅员设计阶段，无论是全定制还是半定制幅员设计一定都会用到单元或单元库。o 2单元库实践上包含了四种符号：o 符号(symbol view)o 笼统图(abstract view)o 线路图(schematic view)o 幅员(layout view)幅员设计o单元和单元库的建立o 3每一单元库都应与一定的工艺数据相联络，这些数据放在所谓的“工艺文件 (Technology File)中，无论是建立规范单元库还是在规划布线阶段，都要用到Technology
23、 File 幅员设计o单元和单元库的建立o4Technology File定义设计所需的全部物理信息，其中包括：o 各层的颜色、线型、显示或绘图设备；o 单层和双层性质；o 视图(view)及其性质；o 物理设计规那么；o 一切器件，包括晶体管、接触、引脚；器件可以是通用的，也可自定义的。 幅员设计流程幅员设计流程缩略语简介缩略语简介oDesign Rule Checking(DRC)oElectrical Rule Checking(ERC)oLayout versus Schematic Checking(LVS)oLayout Parameter Extraction(LPE)设计规那么
24、检查设计规那么检查(DRC)(DRC) 1、由于器件的物理特性和工艺的限制，芯片上物理层的尺寸进而幅员的设计必需遵守特定的规那么，这些规那么是各集成电路制造厂家根据本身的工艺特点和技术程度而制定的。 2、不同的工艺，就有不同的设计规那么。设计者只能根据厂家提供的设计规那么进展幅员设计。 3、严厉遵守设计规那么可以极大地防止由于短路、断路呵斥的电路失效和容差以及寄生效应引起的性能劣化 电学规那么检查电学规那么检查ERCERC 一个仅仅满足了几何设计规那么的幅员不一定就是可以任务或者是满足电路性能目的的。大量幅员的设计与元器件的参数和电路的性能相关，因此，幅员设计一个重要方面是电学规那么。 幅员与电路图一致性检查幅员与电路图一致性检查(LVS)(LVS) 在进展完了设计规那么检查和电学检查之后，重要的一步是幅员与电路图一致性检查。最终，设计的幅员所对应的电路必需与原始设计和模拟时所采用的电路在表示衔接关系和元器件参数完全一致寄生参数提取寄生参数提取(LPE)(LPE)我们在绘制幅员的时候不可防止的会引入寄生参数，严重的时候会使幅员失效，所以作为幅员设计人员还要对寄生参数进展提取，再将提取的寄生参数回代到原电路设计中再模拟。这个再模拟的过程我们称之为“后仿
