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1、实验一实验一简化的简化的RISC_CPU设计设计1、 课题的由来和设计环境介绍课题的由来和设计环境介绍 设计核心：设计核心：不但关心不但关心CPU总体设计的合理性；总体设计的合理性；构构成成这这个个RISC_CPU的的每每一一个个模模块块不不仅仅是是可可仿仿真的也都是可以综合成门级网表。真的也都是可以综合成门级网表。物理意义：物理意义：一一个个能能真真正正通通过过具具体体逻逻辑辑电电路路结结构构而而实实现现的的CPU。这里介绍它的目的是想说明一下两点这里介绍它的目的是想说明一下两点：（1）Verilog HDL仿真和综合工具的潜力；仿真和综合工具的潜力；（2）本本文文介介绍绍的的设设计计方方法
2、法对对软软硬硬件件联联合合设设计计是是有重要意义的。有重要意义的。2、 什么是什么是CPU CPU即即中中央央处处理理单单元元的的缩缩写写，它它是是计计算算机机的的核核心部件心部件。计算机进行计算机进行信息处理信息处理可分为两个可分为两个步骤步骤：（1）将将数数据据和和程程序序（即即指指令令序序列列）输输入入到到计计算算机机的存储器中；的存储器中；（2）从从第第一一条条指指令令的的地地址址起起开开始始执执行行该该程程序序，得得到所需结果，结束运行。到所需结果，结束运行。2、 CPU的作用及基本功能的作用及基本功能 CPU的作用的作用：协协调调并并控控制制计计算算机机的的各各个个部部件件并并执执
3、行行程程序序的的指指令令序序列，使其有条不紊地进行列，使其有条不紊地进行。因此它必须具有以下因此它必须具有以下基本功能基本功能：取取指指令令：当当程程序序已已经经在在存存储储器器中中时时，首首先先根根据据程程序序入入口口地地址址取取出出一一条条程程序序，为为此此要要发发出出指指令令地地址址及及控制信号。控制信号。分分析析指指令令：即即指指令令译译码码，这这是是对对当当前前取取得得的的指指令令进进行行分分析析，指指出出它它要要求求什什么么操操作作，并并产产生生相相应应的的操操作控制命令作控制命令。执执行行指指令令：根根据据分分析析指指令令时时产产生生的的“操操作作命命令令”形形成成相相应应的的操
4、操作作控控制制信信号号序序列列，通通过过运运算算器器、存存储储器器及及输输入入/输输出出设设备备的的执执行行，实实现现每每条条指指令令的的功功能能，其其中中包包括括对对运运算算结结果果的的处处理理以以及及下下条条指指令令地地址址的的形形成。成。2、 CPU功能的细化功能的细化 2、 CPU的的基本内部结构基本内部结构 a.时序和控制部件时序和控制部件b.指令寄存器和译码器指令寄存器和译码器c.累加器累加器d.算术逻辑运算单元算术逻辑运算单元e.程序计数器程序计数器2、 什么是什么是CPU RISC即即精简指令集计算机精简指令集计算机（Reduced Instruction Set Comput
5、er）的缩写；）的缩写；RISC_CPU特点特点:简化的指令系统，而且还通过简化指令系统使计算机的简化的指令系统，而且还通过简化指令系统使计算机的结构更加简单合理，从而提高运算速度；结构更加简单合理，从而提高运算速度； 它的时序控制信号形成部件是用硬布线逻辑实现的而它的时序控制信号形成部件是用硬布线逻辑实现的而不是采用微程序控制的方式；不是采用微程序控制的方式； 对于该对于该RISC_CPU的时序控制信号的时序控制信号：状态机的控制信号、：状态机的控制信号、wr、rd 所谓所谓硬布线逻辑硬布线逻辑也就是用触发器和逻辑门直接连线所也就是用触发器和逻辑门直接连线所构成的状态机和组合逻辑，故产生控制
6、序列的速度比用构成的状态机和组合逻辑，故产生控制序列的速度比用微程序控制方式快得多，因为这样做省去了读取微指令微程序控制方式快得多，因为这样做省去了读取微指令的时间。的时间。3、 RISC_CPU结构结构RISC_CPURISC_CPU是是是是一一一一个个个个复复复复杂杂杂杂的的的的数数数数字字字字逻逻逻逻辑辑辑辑电电电电路路路路，但但但但是是是是它它它它的的的的基基基基本本本本部部部部件件件件的的的的逻逻逻逻辑辑辑辑并不复杂。可以把它分成并不复杂。可以把它分成并不复杂。可以把它分成并不复杂。可以把它分成8 8个基本部件来考虑：个基本部件来考虑：个基本部件来考虑：个基本部件来考虑：（1 1）时
7、钟发生器；）时钟发生器；）时钟发生器；）时钟发生器；（2 2）指令寄存器；）指令寄存器；）指令寄存器；）指令寄存器；（3 3）累加器；）累加器；）累加器；）累加器；（4 4）RISC_CPURISC_CPU算术逻辑运算单元；算术逻辑运算单元；算术逻辑运算单元；算术逻辑运算单元；（5 5）数据控制器；）数据控制器；）数据控制器；）数据控制器；（6 6）地址多路器；）地址多路器；）地址多路器；）地址多路器；（7 7）程序计数器；）程序计数器；）程序计数器；）程序计数器；（8 8）状态控制器；）状态控制器；）状态控制器；）状态控制器； a. a.时时时时钟钟钟钟发发发发生生生生器器器器利利利利用用用
8、用外外外外来来来来时时时时钟钟钟钟信信信信号号号号进进进进行行行行分分分分频频频频生生生生成成成成一一一一系系系系列列列列时时时时钟钟钟钟信信信信号号号号，送送送送往往往往其他部件用作时钟信号。其他部件用作时钟信号。其他部件用作时钟信号。其他部件用作时钟信号。b.b.通过状态控制器实现各部件之间的相互操作的关系。通过状态控制器实现各部件之间的相互操作的关系。通过状态控制器实现各部件之间的相互操作的关系。通过状态控制器实现各部件之间的相互操作的关系。 时钟发生器利用外来时钟信号时钟发生器利用外来时钟信号clk生成一系列分频时钟生成一系列分频时钟信号信号clk1、fetch、alu_clk，并送往
9、，并送往CPU的其他部件作为时的其他部件作为时钟信号。钟信号。 a.fetch是外来时钟是外来时钟clk的的8分频信号；分频信号； b.利用利用fetch的上升沿来触发的上升沿来触发CPU控制器开始执行一条指控制器开始执行一条指 令。令。 c.fetch信号还将控制地址多路器输出指令地址和数据地信号还将控制地址多路器输出指令地址和数据地址；址； clk1信号用作指令寄存器、累加器、状态控制器的时钟信号用作指令寄存器、累加器、状态控制器的时钟信号；信号； alu_clk则用于触发算术逻辑运算单元。则用于触发算术逻辑运算单元。模块一模块一 时钟发生器时钟发生器模块模块1时钟发生器时钟发生器 指令寄
10、存器的触发时钟是指令寄存器的触发时钟是clk1，在，在clk1的正沿触发下，的正沿触发下，寄存器将数据总线送来的指令存入高寄存器将数据总线送来的指令存入高8位或低位或低8位寄存器中，位寄存器中，但并不是每个但并不是每个clk1的上升沿都寄存数据总线的数据，因为的上升沿都寄存数据总线的数据，因为数据总线上有时传输指令，有时传输数据；数据总线上有时传输指令，有时传输数据； 是不是指令由是不是指令由CPU状态控制器的状态控制器的load_ir信号控制，该信信号控制，该信号通过号通过ena口输入到指令寄存器，高电平表示是指令；口输入到指令寄存器，高电平表示是指令； 复位信号高有效，指令寄存器被清为零；
11、复位信号高有效，指令寄存器被清为零； 每条指令为两个字节，即每条指令为两个字节，即16位。高位。高3位是操作码，低位是操作码，低13位是地址（位是地址（CPU的地址总线为的地址总线为13位，寻址空间为位，寻址空间为8K字节）字节） 数据总线为数据总线为8位，所以每条指令需取两次，先取高位，所以每条指令需取两次，先取高8位，位，后取低后取低8位。位。模块二模块二 指令寄存器指令寄存器模块模块2指令寄存器指令寄存器 累加器用于存放当前的结果，它也是双目运算累加器用于存放当前的结果，它也是双目运算中的一个数据来源；中的一个数据来源；复位后，累加器的值是零；复位后，累加器的值是零；当累加器通过当累加器
12、通过ena口收到来自口收到来自CPU状态控制器状态控制器load_acc信号时，在信号时，在clk1时钟正跳沿时就收到来自时钟正跳沿时就收到来自于数据总线的数据。于数据总线的数据。模块三模块三 累加器累加器模块模块3累加器累加器 算术逻辑运算单元根据输入的算术逻辑运算单元根据输入的8种不同操作码分种不同操作码分别实现相应的加、与、异或、跳转等基本操作运别实现相应的加、与、异或、跳转等基本操作运算；算；利用这几种基本运算可以实现很多种其它运算利用这几种基本运算可以实现很多种其它运算以及逻辑判断等操作。以及逻辑判断等操作。模块四模块四 算术运算器算术运算器 HLT=3b000，暂停指令（，暂停指令
13、（保持累加器值保持累加器值 ） SKZ=3b001，计算为零则跳转指令（，计算为零则跳转指令（保持累加器值保持累加器值） ADD=3b010，加法指令（，加法指令（data+累加器值累加器值） ANDD=3b011，按位与指令（，按位与指令（ data &累加器值累加器值） XORR=3b100，按位异或指令（，按位异或指令（ data 累加器值累加器值） LDA=3b101，载入指令（，载入指令（ data ） STO=3b110，数据写入指令，数据写入指令（保持累加器值（保持累加器值 ） JMP=3b111，跳转指令，跳转指令（保持累加器值（保持累加器值 ）模块四模块四 算术运算器算术运算
14、器模块模块4算数运算器算数运算器数据控制器作用是控制累加器的数据输出，由于数据总数据控制器作用是控制累加器的数据输出，由于数据总线是各种操作时传送数据的公共通道，不同情况下传送不线是各种操作时传送数据的公共通道，不同情况下传送不同的内容，有时要传输指令，有时要传送同的内容，有时要传输指令，有时要传送RAM区或接口区或接口的数据；的数据；累加器的数据只有在需要往累加器的数据只有在需要往RAM区或端口写时才允许输区或端口写时才允许输出，否则应呈现高阻态，以允许其他部件使用数据总线；出，否则应呈现高阻态，以允许其他部件使用数据总线；所以任何部件往总线上输出数据时，都需要一控制信号。所以任何部件往总线
15、上输出数据时，都需要一控制信号。而此控制信号的启、停则由而此控制信号的启、停则由CPU状态控制器输出的各信号状态控制器输出的各信号控制决定；控制决定；数据控制器何时输出累加器的数据则由状态控制器输出数据控制器何时输出累加器的数据则由状态控制器输出的控制信号的控制信号datactl_ena决定。决定。模块五模块五 数据控制器数据控制器模块模块5数据控制器数据控制器它用于选择输出的地址是它用于选择输出的地址是PC（程序计数）地址（程序计数）地址还是还是ir（指令寄存器）地址；（指令寄存器）地址；每个指令周期的前每个指令周期的前4个时钟周期用于从个时钟周期用于从ROM中中读取指令，输出的应是读取指令
16、，输出的应是PC地址；地址；后后4个时钟周期用于对个时钟周期用于对RAM或端口的读写，该或端口的读写，该地址由指令给出；地址由指令给出；地址的选择输出信号由时钟信号的地址的选择输出信号由时钟信号的8分频信号分频信号fetch提供。提供。模块六模块六 地址多路器地址多路器模块模块6地址多路器地址多路器它用于提供指令地址，以便读取指令。指令按地址顺序存放在存储它用于提供指令地址，以便读取指令。指令按地址顺序存放在存储器中；器中；两种指令地址的形成方式：两种指令地址的形成方式：顺序执行的情况；顺序执行的情况；改变顺序执行程序的情况（例如执行改变顺序执行程序的情况（例如执行JMP指令后，需要形成新指令
17、后，需要形成新的指令地址）。的指令地址）。复位后，指令指针为零，即每次复位后，指令指针为零，即每次CPU重新启动将从重新启动将从ROM的零地址的零地址开始读取指令并执行；开始读取指令并执行；每条指令执行完需要两个时钟，这时每条指令执行完需要两个时钟，这时pc_addr已被增已被增2，指向下一条，指向下一条指令（因为每条指令占两个字节）；指令（因为每条指令占两个字节）；如果正在执行的指令是跳转语句，这时如果正在执行的指令是跳转语句，这时CPU状态控制器将会输出状态控制器将会输出load_pc信号，通过信号，通过load口进入程序计数器，程序计数器（口进入程序计数器，程序计数器（pc_addr）将
18、装入目标地址（将装入目标地址（ir_addr），而不是增），而不是增2。模块七模块七 程序计数器程序计数器程序计数器程序计数器模块模块74、数据通道、数据通道数据通道数据通道27364155、状态控制器、状态控制器状态机控制器接受复位信号状态机控制器接受复位信号rst，当，当rst有效时，使能信号有效时，使能信号ena为为0，输入到状态机中以停止状态机的工作；，输入到状态机中以停止状态机的工作；状态控制器是在状态控制器是在fetch上升沿或上升沿或rst上升沿判断上升沿判断rst是否有效，是否有效，如果为高电平，如果为高电平，ena置置0，否则置，否则置1；状态机是状态机是CPU的控制核心，通
19、过产生一系列的控制信号，的控制核心，通过产生一系列的控制信号，来启动或停止某些部件；来启动或停止某些部件；CPU何时进行读指令来读写何时进行读指令来读写I/O端口及端口及RAM区等操作，都区等操作，都是由状态机来控制的；是由状态机来控制的；状态机的当前状态存放在状态机的当前状态存放在state变量中，变量中，state变量中的值就变量中的值就是当前这个指令周期中已经过的时钟数（从零计起）。是当前这个指令周期中已经过的时钟数（从零计起）。5、状态控制器、状态控制器指令周期是由指令周期是由8个时钟组成，每个时钟都要完成固定的操作：个时钟组成，每个时钟都要完成固定的操作：第第0个时钟：个时钟：CPU
20、状态控制器的输出状态控制器的输出rd和和load_ir为高电平，为高电平，其余均为低电平。指令寄存器寄存由其余均为低电平。指令寄存器寄存由ROM送来的高送来的高8位指位指令代码；令代码；第第1个时钟：与上一时钟相比只是个时钟：与上一时钟相比只是inc_pc从从0变为变为1，故，故PC增增1，ROM送来低送来低8位指令代码，指令寄存器寄存该位指令代码，指令寄存器寄存该8位位代码，代码，PC值增值增1；第第2个时钟：空操作，即个时钟：空操作，即inc_pc从从1变为变为0，rd和和load_ir变变为为0。此时指令读结束；。此时指令读结束；第第3个时钟：个时钟：inc_pc变为变为1，即，即PC增
21、增1，指向下一条指令。，指向下一条指令。另外，若操作符为另外，若操作符为HLT，则输出信号，则输出信号halt为高，否则除了为高，否则除了inc_pc为为1外，其他各控制线均为外，其他各控制线均为0；5、状态控制器、状态控制器指令周期是由指令周期是由8个时钟组成，每个时钟都要完成固定的操作：个时钟组成，每个时钟都要完成固定的操作：第第4个时钟：若操作符为个时钟：若操作符为ANDD，ADD，XORR或或LDA，读相应地址的数据，即读相应地址的数据，即rd变为变为1；若为；若为JMP，将目的地址，将目的地址送给程序计数器，即送给程序计数器，即load_pc变为变为1；若为；若为STO，输出累加，输
22、出累加器数据，即器数据，即datactl_ena变为变为1；第第5个时钟：若操作符为个时钟：若操作符为ANDD，ADD或或XORR，算术运，算术运算器就进行相应的运算；若为算器就进行相应的运算；若为LDA，就把数据通过算术运，就把数据通过算术运算器送给累加器，即算器送给累加器，即load_acc变为变为1，rd变为变为1 ；若为；若为SKZ，先判断累加器的值是否为，先判断累加器的值是否为0，如果为，如果为0，PC就增就增1（即（即inc_pc变为变为1），否则保持原值；若为），否则保持原值；若为JMP，锁存目的地址，锁存目的地址，即即inc_pc为为1，load_pc为为1；若为；若为STO，
23、将数据写入地址处，将数据写入地址处，即即wr为为1，datactl_ena为为1；5、状态控制器、状态控制器指令周期是由指令周期是由8个时钟组成，每个时钟都要完成固定的操作：个时钟组成，每个时钟都要完成固定的操作：第第6个时钟：空操作。此时如果操作为个时钟：空操作。此时如果操作为STO，datactl_ena为为1；如果操作为；如果操作为ADD，ANDD，XORR和和LDA，则，则rd为为1，否则个控制信号全为，否则个控制信号全为0；第第7个时钟：若操作符为个时钟：若操作符为SKZ且累加器值为且累加器值为0，则，则PC值再值再增增1（即（即inc_pc变为变为1），跳过一条指令，否则），跳过一
24、条指令，否则PC无变化。无变化。5、状态控制器、状态控制器状态控制器有两部分组成：状态机、状态控制器。状态控制器有两部分组成：状态机、状态控制器。3、 RISC_CPU结构结构状态控制器状态控制器3、 RISC_CPU结构结构数据通道数据通道3、 RISC_CPU结构结构顶层模块顶层模块6、RISC_CPU操作和时序操作和时序一个微机系统为了完成自身的功能，需要一个微机系统为了完成自身的功能，需要CPU执行许多操作。执行许多操作。以下是以下是RISC_CPU的主要操作：的主要操作：系统的复位和启动操作；系统的复位和启动操作；总线读操作；总线读操作；总线写操作。总线写操作。6、RISC_CPU操
25、作和时序操作和时序系统的复位和启动操作：系统的复位和启动操作：RISC_CPU的复位和启动操作是通过的复位和启动操作是通过rst引脚的信号触发引脚的信号触发执行的；执行的；当当rst信号一进入高电平，信号一进入高电平，RISC_CPU就会结束现行操作，就会结束现行操作，并且只要并且只要rst停留在高电平状态，停留在高电平状态，CPU就维持在复位状态；就维持在复位状态；在复位状态，在复位状态，CPU各内部寄存器都被设为初值，全部为各内部寄存器都被设为初值，全部为零。数据总线为高阻态，地址总线为零。数据总线为高阻态，地址总线为0000H，所有控制信，所有控制信号均为无效状态；号均为无效状态；rst
26、回到低电平后，接着到来的第一个回到低电平后，接着到来的第一个fetch上升沿将启动上升沿将启动RISC_CPU开始工作，从开始工作，从ROM的的000处开始读取指令并执处开始读取指令并执行相应操作。行相应操作。6、RISC_CPU操作和时序操作和时序总线读操作：总线读操作：每个指令周期的前每个指令周期的前03个时钟周期用于读指令；个时钟周期用于读指令；第第3.5个周期处，存储器或端口地址就输出到地址总线上；个周期处，存储器或端口地址就输出到地址总线上；第第46个时钟周期，读信号个时钟周期，读信号rd有效，数据送到数据总线上，有效，数据送到数据总线上，以备累加器锁存，或参与算术、逻辑运算；以备累
27、加器锁存，或参与算术、逻辑运算；第第7个时钟周期，读信号无效，第个时钟周期，读信号无效，第7.5个时钟周期，地址个时钟周期，地址总线输出总线输出PC地址，为下一指令做好准备。地址，为下一指令做好准备。6、RISC_CPU操作和时序操作和时序总线写操作：总线写操作：每个指令周期的第每个指令周期的第3.5个时钟周期处，写的地址就建立了；个时钟周期处，写的地址就建立了；第第4个时钟周期输出数据；个时钟周期输出数据；第第5个时钟周期输出写信号，至第个时钟周期输出写信号，至第6个时钟结束，数据无个时钟结束，数据无效；效；第第7.5个时钟周期，地址输出为个时钟周期，地址输出为PC地址，为下一指令做好地址，
28、为下一指令做好准备。准备。7、RISC_CPU寻址方式和指令系统寻址方式和指令系统指令系统由指令系统由8条指令组成：条指令组成：HLT：停机操作。该操作将空一个指令周期，即：停机操作。该操作将空一个指令周期，即8个时钟个时钟周期；周期；SKZ：若为零跳过下一条语句。该操作先判断当前累加：若为零跳过下一条语句。该操作先判断当前累加器中的结果是否为零，若为零就跳过下一条语句，否则继器中的结果是否为零，若为零就跳过下一条语句，否则继续执行；续执行；ADD：该操作将累加器中的值与地址所指的存储器或端：该操作将累加器中的值与地址所指的存储器或端口的数据相加，结果仍送回累加器中；口的数据相加，结果仍送回累
29、加器中；ANDD：该操作将累加器的值与地址所指的存储器或端：该操作将累加器的值与地址所指的存储器或端口的数据相与，结果仍送回累加器中；口的数据相与，结果仍送回累加器中；7、RISC_CPU寻址方式和指令系统寻址方式和指令系统指令系统由指令系统由8条指令组成：条指令组成：XORR：该操作将累加器的值与指令中给出地址的数据：该操作将累加器的值与指令中给出地址的数据异或，结果仍送回累加器中；异或，结果仍送回累加器中；LDA：该操作将指令中给出地址的数据放入累加器；：该操作将指令中给出地址的数据放入累加器；STO：该操作将累加器的数据放入指令中给出的地址；：该操作将累加器的数据放入指令中给出的地址；JMP：该操作将跳转至指令给出的目的地址，继续执行。：该操作将跳转至指令给出的目的地址，继续执行。RISC_CPU是是8位微处理器，一律采用直接寻址方式，即数位微处理器，一律采用直接寻址方式，即数据总是放在存储器中，寻址单元的地址由指令直接给出。这据总是放在存储器中，寻址单元的地址由指令直接给出。这是最简单的寻址方式。是最简单的寻址方式。
