《四章组合逻辑电路的分析与设计》由会员分享，可在线阅读，更多相关《四章组合逻辑电路的分析与设计（95页珍藏版）》请在金锄头文库上搜索。
1、第四章第四章组合逻辑电路的分析与设计组合逻辑电路的分析与设计主要内容主要内容一、组合电路的定义和分析一、组合电路的定义和分析三、中规模集成（三、中规模集成（MSI）组合电路）组合电路四、用四、用MSI 组件实现组合逻辑函数组件实现组合逻辑函数二、组合电路的设计二、组合电路的设计02组合逻辑电路的定义组合逻辑电路的定义逻逻辑辑电电路路组合逻辑电路组合逻辑电路时序逻辑电路时序逻辑电路现时的输出仅取现时的输出仅取决于现时的输入决于现时的输入除与现时输入有除与现时输入有关外还与电路的关外还与电路的原状态有关原状态有关0304 一、组合电路的分析一、组合电路的分析已知已知电路图电路图描述电路描述电路基本
2、功能基本功能基本思想：基本思想：1. 由给定的逻辑图写出逻辑关系表达式。由给定的逻辑图写出逻辑关系表达式。分析方法与步骤分析方法与步骤2. 对逻辑表达式进行必要的化简。对逻辑表达式进行必要的化简。3. 列出输入输出真值表并得出电路功能列出输入输出真值表并得出电路功能的结论。的结论。电路电路 结构结构输入输出之间输入输出之间的逻辑关系的逻辑关系电路功电路功能描述能描述05例例1：分析下图的逻辑功能。：分析下图的逻辑功能。 &ABF11真值表真值表相同为相同为“1”不同为不同为“0”同或门同或门=1功能：用基本门功能：用基本门 实现同或门实现同或门07例例2：分析下图的逻辑功能。：分析下图的逻辑功
3、能。 &2&3&4AB1FM1被封锁被封锁08&2&3&4AB1F被封锁被封锁选通电路选通电路09M0例例3：分析下图的逻辑功能。：分析下图的逻辑功能。 &ABFCoCi10=1=111代入整理后，两输出为：代入整理后，两输出为： 真值表：真值表： 功能：功能： F为为A、B、Ci 之和，之和，Co为三个数之和产生的进位为三个数之和产生的进位 命名：命名：一位全加器一位全加器 AB CiFCo全全加加器器半半加加器器ABCS一位一位集成集成半加器与全加器半加器与全加器13注意：加法器真值表要牢记注意：加法器真值表要牢记 关于加法：关于加法：1 1 0 11 0 0 1+举例：举例：A=1101
4、, B=1001, 计算计算A+B01101001114二进制加法运算的基本规则二进制加法运算的基本规则：（1）逢二进一。）逢二进一。（2）最低位是两个数最低位的相加，不需）最低位是两个数最低位的相加，不需考虑进位。考虑进位。（3）其余各位都是三个数相加，包括加数、）其余各位都是三个数相加，包括加数、被、加数和低位来的进位。被、加数和低位来的进位。（4）任何位相加都产生两个结果：本位和、）任何位相加都产生两个结果：本位和、向高位的进位。向高位的进位。15（1）半加器：）半加器： 半加运算不考虑从低位来的进位半加运算不考虑从低位来的进位A-加数；加数；B-被加数；被加数；S-本位和；本位和；C-
5、进位。进位。16真值表真值表逻辑函数逻辑函数逻辑图逻辑图半半加加器器ABCS中规模集成中规模集成逻辑符号逻辑符号17=1&ABSC（2）全加器：）全加器： 相加过程中，既考虑加数、被加数又考相加过程中，既考虑加数、被加数又考虑低位的进位位。集成逻辑符号：虑低位的进位位。集成逻辑符号：18 AB CiFCo全全加加器器 双全加器双全加器SN74LS183的管脚图的管脚图114SN74H1831A1B 1Ci1Co1F2Ci2Co2F2A 2BUccGND719应用举例：应用举例：用一位全加器构成两位加用一位全加器构成两位加法器。法器。进位进位 A2 A1 B2 B1+C D2 D120BFCo全
6、加器全加器ACiF全加器全加器A2A1B2B1D2D1CCoABCi其它加法器芯片：其它加法器芯片：SN74H83-四位串行进位全加器。四位串行进位全加器。SN74283-四位超前进位全加器。四位超前进位全加器。21 AB CiFCo全全减减器器半半减减器器ABCS一位一位集成集成半减器与全减器半减器与全减器22注意：减法器真值表要牢记注意：减法器真值表要牢记例例4：分析下图的逻辑功能。：分析下图的逻辑功能。 23&A1A011111由图写出输入输出之间的逻辑关系：由图写出输入输出之间的逻辑关系： 24真值表：真值表：特别注意：特别注意：某些符号上的某些符号上的“”仅表示仅表示该符合是低电平有
7、效，不是该符合是低电平有效，不是“非非”。25电路功能分析：电路功能分析：1）E 为为 1 时，无论时，无论 A1、A0 是什么输入是什么输入 输出均为输出均为高电平高电平1；2）E 为为 0 时，时， A1、A0 的四组不同输的四组不同输 入导致对应的一个输出为低电平，入导致对应的一个输出为低电平， 其他的输出为高电平；其他的输出为高电平；3）E 称使能（称使能（Enable）端。）端。 26电路命名：电路命名： 2-4译码器译码器组合电路分析的总结组合电路分析的总结271）电路从前向后推，逐步写出函数关系，）电路从前向后推，逐步写出函数关系， 再写真值表，从真值表寻找电路功能；再写真值表，
8、从真值表寻找电路功能；2）对基本组合电路要相当熟悉；）对基本组合电路要相当熟悉；3）注意使能（）注意使能（Enable）端。有时多个，常）端。有时多个，常 为负电平有效，但也有正电平有效的。为负电平有效，但也有正电平有效的。 28任务任务要求要求最简单的最简单的逻辑电路逻辑电路基本思想：基本思想： 二、组合电路的设计二、组合电路的设计1. 指定实际问题的逻辑符号与含义，列指定实际问题的逻辑符号与含义，列出真值表，根据真值表写出表达式。出真值表，根据真值表写出表达式。2. 用逻辑代数或卡诺图对逻辑表达式进用逻辑代数或卡诺图对逻辑表达式进行化简。行化简。3. 画出逻辑电路图。画出逻辑电路图。设计步
9、骤：设计步骤：29例例1：设计三人表决电路（：设计三人表决电路（A、B、C）。）。每人每人一个按键，如果同意则按下，不同意则不按。一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，结果用指示灯表示，多数同意时指示灯亮，否则不亮。否则不亮。1. 首先指明逻辑符号取首先指明逻辑符号取“0”、“1”的含义的含义。三个按键三个按键A、B、C按下时为按下时为“1”，不按时为，不按时为“0”。输出量为。输出量为 F，多数赞成时是多数赞成时是“1”，否，否则是则是“0”。2. 根据题意列出逻辑状态真值表根据题意列出逻辑状态真值表。30根据题意，写真值表根据题意，写真值表31ABC
10、0001111001ABACBC3. 画出卡诺图，化简函数：画出卡诺图，化简函数：324. 根据逻辑表达式画出逻辑图。根据逻辑表达式画出逻辑图。& 1&ABCF33&ABCF若用与非门实现若用与非门实现34例例2. 设计一个一位全减器，两个减数分设计一个一位全减器，两个减数分别是别是A、B，Ci 是低位向本位的借位，是低位向本位的借位，Co是本位向高位的借位，是本位向高位的借位，F 是差。是差。解题步骤：解题步骤：1）根据题意和一位二进制数的减法规）根据题意和一位二进制数的减法规 则，写真值表；则，写真值表；2）根据真值表画）根据真值表画K图，化简逻辑函数；图，化简逻辑函数；3）根据所用器件，
11、画出电路图。）根据所用器件，画出电路图。351. 根据题意，写真值表根据题意，写真值表36CiAB0001111001CiAB0001111001FCo2. 画画出出卡卡诺诺图图373. 化简并根据所用器件调整逻辑函数化简并根据所用器件调整逻辑函数384. 画出逻辑电路图画出逻辑电路图&CiBF=1=1CoA1本例本例 完成完成39401）正确建立给定问题的逻辑描述是关键；）正确建立给定问题的逻辑描述是关键；2）工程考量，指标兼顾：电路简单，器件）工程考量，指标兼顾：电路简单，器件 多见门类少，级数少，功耗小等；多见门类少，级数少，功耗小等；3）不同的逻辑表达式可能功能相同，如）不同的逻辑表达
12、式可能功能相同，如 组合电路设计的总结组合电路设计的总结41三、三、中规模集成（中规模集成（MSI）组合电路）组合电路常用常用MSI组合组合逻辑器件：逻辑器件： 编码器编码器 译码器译码器 数据选择器数据选择器（MUX） 数据分配器数据分配器 数码比较器数码比较器 加法器减法器加法器减法器42一、一、 译码器译码器译码是将某个二进制编码翻译成电路的译码是将某个二进制编码翻译成电路的某种状态，是将输入的某个二进制编码与电某种状态，是将输入的某个二进制编码与电路输出的某种状态相对应。路输出的某种状态相对应。 二进制译码器二进制译码器 二二-十进制译码器十进制译码器 显示译码器显示译码器分类：分类：
13、43（1）二进制译码器）二进制译码器将将n个输入的组合码译成个输入的组合码译成2n种电路状态。种电路状态。也叫也叫n-2n译码器。译码器。译码器的输入：译码器的输入： 一组二进制代码一组二进制代码译码器的输出：译码器的输出：一组高低电平信号一组高低电平信号44452-4 译码器译码器3-8 译码器译码器常用二进制译码器举例常用二进制译码器举例2-4 译码器译码器74LS139的内部线路的内部线路46&A1A0输入输入使能端使能端输出输出1111174LS139 2-4译码器的功能表译码器的功能表注意：译码器功能表要牢记注意：译码器功能表要牢记4774LS139管脚图管脚图一片一片139种含两个
14、种含两个2-4译码器译码器48例：利用译码器分时将采样数据送入计算机。例：利用译码器分时将采样数据送入计算机。2-4线译线译码器码器ABCD三态门三态门三态门三态门三态门三态门三态门三态门总总线线49工作原理工作原理：（以：（以A0A1=00为例）为例）000数数据据2-4线译线译码器码器ABCD三态门三态门三态门三态门三态门三态门三态门三态门总总线线脱离总线脱离总线50（2）二）二-十进制译码器（十进制译码器（BCD译码器）译码器）51将输入的一位将输入的一位BCD码（四位二进制数）码（四位二进制数）译成译成10种不同的电路状态。种不同的电路状态。BCD 译码器译码器BCD 码码（3）显示译
15、码器）显示译码器二二- -十进十进制编码制编码显示译显示译码器码器显示显示器件器件在数字系统中，常常需要将运算结果用在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到人们习惯的十进制显示出来，这就要用到显示译码器显示译码器。52abcdefg53显示器件显示器件： 常用的是常用的是七段数码显示管七段数码显示管a b c d e f g+5V共阳共阳共阴共阴显示器件显示器件： 七段数码显示管七段数码显示管显示显示 a b c d e f g 0 1 1 1 1 1 1 0 1 0 1 1 0 0 0 0 2 1 1 0 1 1 0 1abcdfge54显示译码器显示译码器：1
16、1474LS49BCBIDAeabcdfgUccGND74LS49的管脚图的管脚图消隐控制端消隐控制端557功能表（简表）功能表（简表）输输 入入输输 出出显显 示示D ABIa g10XXXX0000000消隐消隐8421码码译码译码显示字型显示字型完整的功能表请参考相关的芯片手册。完整的功能表请参考相关的芯片手册。5674LS49与七段显与七段显示器件的连接示器件的连接：bfac d egbfac d egBID C B A+5V+5V74LS49是集电极是集电极开路，必须接上开路，必须接上拉电阻拉电阻74LS4957二、二、 数据选择器（数据选择器（MUX）从一组数据中选择一路信号进行传
17、输的电从一组数据中选择一路信号进行传输的电路，称为路，称为数据选择器数据选择器。A0A1D3D2D1D0W控制信号控制信号输输入入信信号号输输出出信信号号数据选择数据选择器类似一器类似一个多掷开个多掷开关。选择关。选择哪一路信哪一路信号由相应号由相应的一组控的一组控制信号控制信号控制。制。58594选选1 MUX常用数据选择器举例常用数据选择器举例 D0 D1 D2 D38选选1 MUX D0 D1 D2 D3 D4 D5 D6 D7集成电路集成电路74LS153使能端使能端604选选1 MUX的性质（真值表）的性质（真值表）4选选1 MUX的性质（函数式）的性质（函数式）614选选1 MUX
18、的性质（的性质（K图）图）功能表功能表62A0A10101Y集成电路集成电路 74LS151638选选1 MUX的性质（真值简表）的性质（真值简表）8选选1 MUX的性质（函数式）的性质（函数式）648选选1 MUX的性质（的性质（K图）图）65A0A2A10001111001Y8选选1 MUX D0 D1 D2 D3 D4 D5 D6 D7用两片用两片74LS151构成十六选一数据选择器构成十六选一数据选择器D0D7A0A1A2D0D7A0A1A2&A0A2A2A3D8D15 D0D7 =0D0 D7=1D0 D7用两片用两片74LS151构成十六选一数据选择器构成十六选一数据选择器D0D7
19、A0A1A2D0D7A0A1A2&A0A2A2A3D8D15 D0D7 =1D8 D15=1D8 D15三、数码比较器三、数码比较器比较两个数的大小或是否相等。比较两个数的大小或是否相等。 1）一位比较器）一位比较器 2）四位比较器）四位比较器68（1）一位数值比较器）一位数值比较器功能表功能表6970逻辑图逻辑图逻辑符号逻辑符号A=B&=1ABAB 71ABABAB)L(ABA=BAB(A=B)LB1B0B3B2A1A0A3A2四位集成比较器四位集成比较器74LS85A3B2A2A1B1A0B0B3B3(AB) AB A=B ABGNDA0B0B1A1A2B2A3UCC低位比较结果低位比较结
20、果比较结果，可向高位输出比较结果，可向高位输出(AB)LAB A=B AB）L（ABA=BAB）L（ABA=BABA1B1A0B0A3B3A2B2（A=B）L?010?74LS85高位芯片高位芯片 74LS85低位芯片低位芯片74MSI 组件都是为了某种专门的逻辑组件都是为了某种专门的逻辑功能而设计，但是通过适当的设计和连功能而设计，但是通过适当的设计和连接，可以实现接，可以实现一般的一般的组合逻辑功能。组合逻辑功能。用用MSI 组件设计逻辑电路，可以减少组件设计逻辑电路，可以减少连线、提高可靠性。连线、提高可靠性。75四、用四、用MSI组件实现组合逻辑函数组件实现组合逻辑函数 方法方法: 1
21、）函数对比法（代数法）函数对比法（代数法） 2）卡诺图对比法）卡诺图对比法 76（1）用数选器）用数选器MUX 实现逻辑函数实现逻辑函数 1）函数对比法（代数法）函数对比法（代数法） 例例1：用用4选选1 MUX实现如下逻辑函数。实现如下逻辑函数。77与四选一选择器输出的逻辑式比较与四选一选择器输出的逻辑式比较:可令：可令：变换：变换：78解：解：对对D0D1D2D3A0A1YBCAF“1”接线图：接线图：74LS1537912） 卡诺图对比法卡诺图对比法 将将n个变量函数的个变量函数的K图与图与n个地个地址输入的址输入的MUX的卡诺图对比的卡诺图对比 80例例2：用用8选选1 MUX实现如下
22、逻辑函数。实现如下逻辑函数。ABC0001111001A0A2A10001111001YF对比对比81如令：如令：电路图：电路图：F8选选1 MUX D0 D1 D2 D3 D4 D5 D6 D7BCA 0 0 0 1 0 1 1 182 卡诺图对比法卡诺图对比法 如如函数的变量数比函数的变量数比MUX的输入的输入地址个数多时，关键是真值表地址个数多时，关键是真值表与卡诺图的与卡诺图的等效降维变换等效降维变换 83真值表的降维变换真值表的降维变换 等效等效变换变换84ABC000111100185AB0101FF卡诺图的降维变换卡诺图的降维变换 等效等效变换变换例例3：用用4选选1 MUX实现
23、如下逻辑函数。实现如下逻辑函数。ABC0001111001AB0101解：由于如下等效变换解：由于如下等效变换FF86注意到对注意到对4选选1的的MUX：A0A10101YAB0101F对比对比令：令：87D0D1D2D3A0A1YABCF“1”接线图：接线图：74LS15388“0”89（2）用译码器实现多输出逻辑电路）用译码器实现多输出逻辑电路 从功能表可知，在使能端使能的情况下：从功能表可知，在使能端使能的情况下：2-4译码器功能表译码器功能表90例例4：用用2-4译码器产生译码器产生2变量多输出函数。变量多输出函数。91解：由于解：由于接线图接线图:92Z2Z1&2-4译码器译码器93例例5：用用3-8 译码器实现下列三变量二输出函数。译码器实现下列三变量二输出函数。解：由于解：由于94接线图接线图:3-8 译码器译码器F2F1& A B C 1 本章的内容就是这本章的内容就是这些，谢谢大家！些，谢谢大家！
