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1、第第5章章 VHDL设计初步;什么是VHDL？ Very high speed integrated circuit Hardware Description Language (VHDL)是是IEEE、工、工业规业规范硬件描画言范硬件描画言语语用言用言语语的方式而非的方式而非图图形等方式描画硬件形等方式描画硬件电电路路容易修正容易修正容易保管容易保管特特别别适宜于适宜于设计设计的的电电路有：路有：复复杂组杂组合合逻辑电逻辑电路，如：路，如： 译码译码器、器、编码编码器、加减法器、多路器、加减法器、多路选择选择器、地器、地址址译码译码器器.形状机形状机等等等等.;K K K KX康芯科技康芯科
2、技VHDL作用1VHDL突破软、硬件的界限 传统的数字系统设计分为 硬件设计硬件设计人员 软件设计软件设计人员 是电子系统设计者与EDA工具之间的界面;K K K KX康芯科技康芯科技 EDA工具及HDL的流行使电子系统向集成 化、大规模和高速度方向开展。 美国硅谷约有80%的ASIC和FPGA/CPLD已采用HDL进展设计。 2VHDL与C、C+的比较 C、C+替代汇编等言语 VHDL替代原理图、逻辑形状图等;K K K KX康芯科技康芯科技3VHDL与电原理图描画的比较 VHDL 具有较强笼统描画才干，可进展系统行为级的描画。 描画更简约，效率更高。 VHDL描画与实现工艺无关。 电原理图
3、描画必需给出完好的、详细的电路构造图， 不能进展笼统描画。描画复杂，效率低。 电原理图描画与实现工艺有关。 ;VHDL的功能和规范的功能和规范z VHDL 描画z输入端口z输出端口z电路的行为和功能zVHDL有过两个规范：zIEEE Std 1076-1987 (called VHDL 1987)zIEEE Std 1076-1993 (called VHDL 1993);Why using VHDL instead of GraphiczEasy to ModifyzIt is more powerful than GraphiczVHDL is a portable language be
4、causezis device independentzthe same code can be applied to Device manufactured by Company A or Company B ;【例5-1】ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ;END ENTITY mux21a ;ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ;END ARCHITECTURE one ;实体构造体5.1 多路选择器多路选择器
5、VHDL描画描画图5-1 mux21a实体体图5-2 mux21a构造体构造体5.1.1 2选1多路多路选择器的器的VHDL描画描画;5.1.1 2选选1多路选择器的多路选择器的VHDL描画描画【例5-2】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGINd = a AND (NOT S) ;e = b AND s ;y = d OR e ; END ARCHITECTU
6、RE one ;【例【例5-3】 . . . ARCHITECTURE one OF mux21a IS BEGIN y = (a AND (NOT s) OR (b AND s) ; END ARCHITECTURE one;5.1.1 2选选1多路选择器的多路选择器的VHDL描画描画【例【例5-4】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y
7、= a ; ELSE y = b ;END IF; END PROCESS;END ARCHITECTURE one ;5.1.1 2选选1多路选择器的多路选择器的VHDL描画描画图5-3 mux21a功能功能时序波形序波形;5.1.2 VHDL相关语句阐明相关语句阐明1. 1. 实体表达体表达【例【例5-5】ENTITY e_name IS PORT ( p_name : port_m data_type; . p_namei : port_mi data_type );END ENTITY e_name;或：或：【例【例5-6】ENTITY e_name IS PORT ( p_name
8、: port_m data_type; . p_namei : port_mi data_type );END e_name;5.1.2 VHDL相关语句阐明相关语句阐明2. 2. 实体名体名3. PORT3. PORT语句和端口信号名句和端口信号名4. 4. 端口方式端口方式INOUTINOUTBUFFER5. 5. 数据数据类型型BITBIT;5.1.2 VHDL相关语句阐明相关语句阐明6. 6. 构造体表达构造体表达【例【例5-7】ARCHITECTURE arch_name OF e_name IS (阐明明语句句)BEGIN (功能描画功能描画语句句)END ARCHITECTURE
9、 arch_name ；或：或：【例【例5-8】ARCHITECTURE arch_name OF e_name IS (阐明明语句句)BEGIN (功能描画功能描画语句句)END arch_name ；7. 7. 信号信号传输( (赋值) )符号和数据比符号和数据比较符号符号;5.1.2 VHDL相关语句阐明相关语句阐明8. 8. 逻辑操作符操作符ANDAND、OROR、NOTNOT9. IF_THEN9. IF_THEN条件条件语句句10. WHEN_ELSE10. WHEN_ELSE条件信号条件信号赋值语句句赋值赋值目的目的 = 表达式表达式 WHEN 赋值赋值条件条件 ELSE 表达式
10、表达式 WHEN 赋值赋值条件条件 ELSE . 表达式表达式 ；11. PROCESS11. PROCESS进程程语句和句和顺序序语句句12. 12. 文件取名和存文件取名和存盘;5.1.3 VHDL设计的根本概念和语句小节设计的根本概念和语句小节数据类型信号赋值符条件比较符 延时实体构造体端口定义端口方式逻辑操作符IF条件语句并行条件语句进程语句顺序语句并行语句文件取名文件存盘;VHDL言语特点(1)VHDL具有强大的言语构造,系统硬件描画才干强、设计效率高；具有较高的笼统描画才干。2VHDL言语可读性强，易于修正和发现错误。3VHDL具有丰富的仿真言语和库函数，可对VHDL源代码进展早期
11、的功能仿真，有利于大系统的设计与验证。4VHDL设计与硬件电路关系不大。5VHDL设计不依赖于器件，与工艺无关。6移植性好。7VHDL体系符合TOPDOWN和CE并行工程设计思想8上市时间快，本钱低。9易于ASIC实现。;5.2 存放器描画及其存放器描画及其VHDL言语景象言语景象5.2.1 D触触发器的器的VHDL描画描画【例5-9】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ;
12、 ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; -类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; Q = Q1 ; -将内部的暂存数据向端口输出 END PROCESS ; END bhv;D触触发发器器;比较用5种不同语句的D触发器VHDL程序Entity test1 isport (clk, d : in bit; q : out bit);end test1;architecture body o
13、f test1 issignal q1 : bit ;beginprocess (clk)begin if clk=1 AND clklast_value=0 then q1 = d; end if; q = q1 ;end process;end test1_body;LIBRARY IEEE;USE IEEE.std_logic_1164.all;Entity test1 isport (clk, d : in bit; q : out bit);end test1;architecture body of test1 isbeginprocess (clk,d)begin if risi
14、ng_edge(clk) then q = d; end if;end process;end test1_body;They are all the sameDFFEntity test1 isport (clk : in bit; d : in bit; q : out bit);end test1;architecture body of test1 issignal q1 : bit ;beginprocess (clk，d)begin if (clk = 1) then q1 = d; end if; q = q1 ;end process;end body;Entity test1
15、 isport (clk : in bit; d : in bit; q : out bit);end test1;architecture body of test1 issignal q1 : bit ;beginprocess (clk)begin if (clk = 1) then q1 = d; end if; q = q1 ;end process;end body;How Many Registers?ENTITY reg1 ISPORT ( d: in BIT;clk: in BIT;q: out BIT);END reg1;ARCHITECTURE reg1 OF reg1
16、ISSIGNAL a, b : BIT;BEGINPROCESS (clk)BEGINIF clk=1 AND clkevent THENa = d;b = a;q = b;END IF;END PROCESS;END reg1;How Many Registers?ENTITY reg1 ISPORT ( d: in BIT;clk: in BIT;q: out BIT);END reg1;ARCHITECTURE reg1 OF reg1 ISBEGINPROCESS (clk)VARIABLE a, b : BIT;BEGINIF clk=1 AND clkevent THENa :=
17、d;b := a;q = b;END IF;END PROCESS;END reg1;用用VHDL设计4位位计数器数器(不提倡不提倡)AB01010101取整数数据类型，为什么？整数取值范围端口信号方式取BUFFER，为什么？留意整数和位的不同表达方式！;修正后的程序运算符加载留意，信号留意，信号端口方式和端口方式和数据数据类型的型的改改动！留意，引留意，引进内部信内部信号矢量！号矢量！;4位锁存器位锁存器组合电路加组合电路加1器器锁存信号锁存信号输出反响输出反响综合后的计数器电路RTL图;用用VHDL设计设计8段段16进制译码器进制译码器用用CASE语句完成真值表的功能语句完成真值表的功能向
18、向7段数段数码管管输出信号，出信号，最高位控制最高位控制小数点小数点;留意，此留意，此语句必需参与句必需参与4位加法位加法计数器数器7段段译码器器8位位总线输出出信信号号输出出;1位二位二进制全加器制全加器内部端口外部端口端口连线;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a，b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder； ARCHITECTURE fh1 OF h_adder ISBEGIN so = (a OR b)AND
19、(a NAND b); co = NOT( a NAND b); END ARCHITECTURE fh1;用一位全加器设计用一位全加器设计1位二位二进制半加器制半加器;5.2.2 D触发器触发器VHDL描画的言语景象阐明描画的言语景象阐明1. 1. 规范范逻辑位数据位数据类型型STD_LOGICSTD_LOGICBIT数据类型定义： TYPE BIT IS(0,1);STD_LOGIC数据类型定义：TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-);STD_LOGIC所定义的9种数据的含义是：U表示未初始化的； X表示强未知的； 0表示强逻辑0； 1表示强逻辑1； Z
20、表示高阻态； W 表示弱未知的； L表示弱逻辑0； H表示弱逻辑1； -表示忽略。;5.2.2 D触发器触发器VHDL描画的言语景象阐明描画的言语景象阐明2. 2. 设计库和和规范程序包范程序包3. SIGNAL3. SIGNAL信号定信号定义和数据和数据对象象【例5-10】ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = D ; END IF; END PROCESS ;END ;运用库和程序包的普通定义表式是： LIBRARY ; USE .ALL ; ;5.2.2
21、D触发器触发器VHDL描画的言语景象阐明描画的言语景象阐明4. 4. 上升沿上升沿检测表式和信号属性函数表式和信号属性函数EVENTEVENT 关键词EVENT是信号属性，VHDL经过以下表式来测定某信号的跳变边沿： EVENT;5. 5. 不完好条件不完好条件语句与句与时序序电路路【例【例5-11】ENTITY COMP_BAD IS PORT( a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1
22、 = 1 ; ELSIF a1 b1 THEN q1 b1 THEN q1 = 1 ; ELSE q1 = 0 ; END IF; END PROCESS ; END 图5-6 例例5-12的的电路路图;5.2.3 实现时序电路的实现时序电路的VHDL不同表达方式不同表达方式【例【例5-13】.PROCESS (CLK) BEGINIF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; -确保确保CLK的的变化是一次上升沿的跳化是一次上升沿的跳变 END IF; END PROCESS ;【例【例5-14】.PROCESS (CLK
23、) BEGINIF CLK=1 AND CLKLAST_VALUE=0 -同例同例5-13 THEN Q = D ; END IF; END PROCESS ;5.2.3 实现时序电路的实现时序电路的VHDL不同表达方式不同表达方式【例【例5-15】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF3 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_
24、LOGIC; BEGIN PROCESS (CLK) BEGIN IF rising_edge(CLK) - CLK的数据的数据类型必需是型必需是STD_LOGIC THEN Q1 = D ; END IF; Q = Q1 ; END PROCESS ; END ;5.2.3 实现时序电路的实现时序电路的VHDL不同表达方式不同表达方式【例【例5-16】 . PROCESS BEGIN wait until CLK = 1 ; -利用利用wait语句句 Q = D ; END PROCESS;【例5-17】. PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D
25、; -利用进程的启动特性产生对CLK的边沿检测 END IF; END PROCESS ;【例【例5-18】. PROCESS (CLK，D) BEGIN IF CLK = 1 -电平触平触发型存放器型存放器 THEN Q = D ; END IF; END PROCESS ;5.2.3 实现时序电路的实现时序电路的VHDL不同表达方式不同表达方式图5-7 边沿型触沿型触发器器时序波形序波形图5-8 电平触平触发型存放器的型存放器的时序波形序波形;5.2.4 异步时序电路设计异步时序电路设计 【例【例5-19】.表达在多个表达在多个进程上程上 ARCHITECTURE bhv OF MULTI
26、_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGINPRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ;PRO2:PROCESS (Q1) BEGIN IF Q1EVENT AND Q1=1 THEN Q2 = D; END IF; = Q2 ; END PROCESS ; 图5-9 例例5-19综合的合的电路路;5.2.5 VHDL设计根本概念和言语景象小节设计根本概念和言语景象小节数据类型数据对象信号属性时钟检测VHDL库程序包时
27、序电路异步时序;5.3 1位二进制全加器的位二进制全加器的VHDL设计设计图5-10半加器半加器h_adder电路路图图5-11 全加器全加器f_adder电路路图;5.3.1 半加器描画和半加器描画和CASE语句语句absoco0000011010101101表表5-1 半加器半加器h_adder逻辑功能真功能真值表表1. CASE1. CASE语句句CASE语语句的普通表式是：句的普通表式是：CASE ISWhen = ; . ; ；When = ; . ; ；.END CASE ；;2. 2. 规范范逻辑矢量数据矢量数据类型型STD_LOGIC_VECTORSTD_LOGIC_VECTO
28、R3. 3. 并置操作符并置操作符 以下是一些并置操作例如：以下是一些并置操作例如：SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ;SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; .a = 10d(1)1 ; - 元素与元素并置，并置后的数元素与元素并置，并置后的数组长组长度度为为4 .IF a d = 101011 THEN . - 在在IF条件句中可以运用并置符条件句中可以运用并置符 5.3.1 半加器描画和半加器描画和CASE语句语句在运用STD_LOGIC_VECTOR中，必需注明其数组宽度，即位宽，如： B :
29、 OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4);5.3.1 半加器描画和半加器描画和CASE语句语句【例5-20】 LIBRARY IEEE ;-或门逻辑描画 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE
30、 fu1;【例5-21】LIBRARY IEEE; -半加器描画(1)USE IEEE.STD_LOGIC_1164.ALL; ENTITY adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY adder; ARCHITECTURE fh1 OF adder is BEGIN so = NOT(a XOR (NOT b) ; co = a AND b ; END ARCHITECTURE fh1; ;【例5-22】LIBRARY IEEE; -半加器描画(2)USE IEEE.STD_LOGIC_116
31、4.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ;BEGIN abc so=0; co so=1; co so=1; co so=0; co NULL ; END CASE; END PROCESS;END ARCHITECTURE fh1 ;【例5-22】 . -半加器描画(3) SIGNAL abc,c
32、so : STD_LOGIC_VECTOR(1 DOWNTO 0 ); BEGIN abc = a & b ; co = cso(1) ; so cso cso cso cso NULL END CASE; END PROCESS;END ARCHITECTURE fh1;【例5-23】 LIBRARY IEEE; -1位二进制全加器顶层设计描画 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END ENTITY f_add
33、er; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT；SIGNAL d，e，f : STD_LOGIC; BEGIN u1 : h_adder PORT MAP(a=ain，b=bin，co=d，so=e); u2 : h_adder PORT MAP(a=e，
34、b=cin， co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout); END ARCHITECTURE fd1;5.3.2 全加器描画和例化语句全加器描画和例化语句 元件例化语句由两部分组成，第一部分是对一个现成的设计实体定义为一个元件，语句的功能是对待调用的元件作出调用声明，它的最简表达式如下所示： COMPONENT 元件名 IS PORT (端口名表) ； END COMPONENT 文件名 ； 元元件件例例化化语句句的的第第二二部部分分那那么么是是此此元元件件与与当当前前设计实体体(顶层文文件件)中元件中元件间及端口的及端口的衔接接阐明。
35、明。语句的表达式如下：句的表达式如下： 例化名例化名 : 元件名元件名 PORT MAP( 端口名端口名 = 衔接端口名接端口名,.);STEP1：建立 任务库文件夹STEP2：输入设计工程原理图/VHDL文本代码STEP3：存盘，留意 原理图/文本取名STEP4：将设计项目设置成ProjectSTEP5：选择目的器件 STEP11： 硬件测试STEP9：引脚锁定并编译STEP8：仿真测 试和波形分析STEP7：建立仿真波形文件STEP6：启动编译STEP10：编程 下载/配置VHDL文本输入设计流程 ;5.4 VHDL文本输入设计方法初步文本输入设计方法初步为设计全加器新建一个文件夹作任务库
36、文件夹名取为My_prjct留意，不可用中文！;5.4.1 编辑输入并保管入并保管VHDL源文件源文件新建一个设计文件运用文本输入方法设计，必需选择翻开文本编辑器;图5-13 在文本在文本编辑窗中窗中输入入VHDL文件并存文件并存盘图5-12 建立文本建立文本编辑器器对话框框文本编辑窗用键盘输入设计文件：多路选择器存盘文件名必需取为：mux21a.vhd留意，要存在本人建立的文件夹中;文件存盘后，关键词将改动颜色！否那么文件名一定有错！;5.4.2 将当前设计设定为工程将当前设计设定为工程图5-14 设定当前文件定当前文件为工程工程首先点击这里然后选择此项，将当前的原理图设计文件设置成工程最后
37、留意此路径指向的改动;留意，此途径指向当前的工程！;首先选择这里器件系列选择窗，选择ACEX1K系列根据实验板上的目的器件型号选择，如选EP1K30留意，首先消去这里的勾，以便使一切速度级别的器件都能显示出来;选择编译器编译窗;5.4.3 选择选择VHDL文本编译版本号和排错文本编译版本号和排错图5-15 设定定VHDL编译版本号版本号选择此项选择VHDL1993项;选择此项消去这里的勾;编译出错！;5.4.3 选择选择VHDL文本编译版本号和排错文本编译版本号和排错图5-16 确定确定设计文件中的文件中的错误翻开错误提示窗;错误所在错误所在;矫正错误;完成编译！完成编译！;首先选择此项，为仿
38、真测试新建一个文件时序仿真时序仿真选择波形编辑器文件;从从SNF文件中文件中输入设计文件输入设计文件的信号节点的信号节点点击点击“LIST;SNF文件中文件中的信号节点的信号节点用此键选择左窗用此键选择左窗中需求的信号中需求的信号进入右窗进入右窗最后点击最后点击“OK;消去这里的勾，消去这里的勾，以便方便设置以便方便设置输入电平输入电平在在Options菜单中消去网格对齐菜单中消去网格对齐Snap to Grid的选择的选择(消去对勾消去对勾) ;选择选择END TIME调整仿真时间调整仿真时间区域。区域。选择选择65微秒微秒比较适宜比较适宜;用此键改动仿真用此键改动仿真区域坐标到适宜区域坐标
39、到适宜位置。位置。点击点击1，使拖黑，使拖黑的电平为高电平的电平为高电平先点击先点击b，将其，将其点为黑色点为黑色然后先点击此处然后先点击此处将弹出时钟周期将弹出时钟周期设置窗设置窗设置输入信号设置输入信号b的周期为的周期为800ns;设置输入信号设置输入信号a的周期为的周期为2us;仿真波形文件仿真波形文件存盘！存盘！;选择仿真器选择仿真器运转仿真器运转仿真器;5.4.4 时序仿真时序仿真图5-17 mux21a仿真波形仿真波形;引脚锁定引脚锁定可选择键可选择键8作为多作为多路选择器的输入路选择器的输入“s选择实验电路构造图选择实验电路构造图6可选择输出可选择输出“y的信号从扬的信号从扬声器
40、输出声器输出信号信号a和和b输入输入两个不同频率两个不同频率的时钟信号的时钟信号;键键8的引脚名的引脚名作为作为“s信号信号键键8的引脚名的引脚名对应的引脚号对应的引脚号选择实验板上选择实验板上插有的目的器件插有的目的器件;扬声器引脚号扬声器引脚号为：为：99;信号信号b由由“clock0输入输入时钟信号，时钟信号，引脚号为：引脚号为：126信号信号a由由“clock5输入输入时钟信号，时钟信号，引脚号为：引脚号为：56留意，留意，对于于GWAK30+板，板，时钟引脚必需引脚必需查阅以下以下 “时钟了解表了解表1; 引脚对应情况引脚对应情况实验板位置实验板位置 多路选择器信号多路选择器信号 通
41、用目的器件引脚名通用目的器件引脚名 目的器件目的器件EP1K30TC144引脚号引脚号 1、键、键8： s PIO13 272、扬声器、扬声器 y SPEAKER 993、时钟输入信号、时钟输入信号 b CLOCK0 1264、时钟输入信号、时钟输入信号 a CLOCK5 56;选择引脚选择引脚锁定选项锁定选项引脚窗引脚窗;此处输入此处输入信号名信号名此处输入此处输入引脚名引脚名按键按键“ADD即可即可留意引脚属性留意引脚属性错误引脚名将错误引脚名将无正确属性！无正确属性！;再编译一次，再编译一次，将引脚信息将引脚信息进去进去;选择编程器，选择编程器，预备将设计预备将设计好的半加器好的半加器文件下载到目文件下载到目器件中去器件中去编程窗编程窗;在编程窗翻开在编程窗翻开的情况下选择的情况下选择下载方式设置下载方式设置选择此项下选择此项下载方式载方式;下载配置下载配置胜利！胜利！;
