《【大学课件】数字集成电路设计与硬件描述语言》由会员分享，可在线阅读，更多相关《【大学课件】数字集成电路设计与硬件描述语言（86页珍藏版）》请在金锄头文库上搜索。
1、第六讲第六讲数字集成电路设计数字集成电路设计与硬件描述语言与硬件描述语言http:/ HDL简介简介4.VHDL简介简介http:/ 算法级设计：算法级设计：利用高级语言利用高级语言( (如如C C语言语言) )及其他一些系统分析及其他一些系统分析工具（如工具（如MATLABMATLAB）对设计从系统的算法级进行描述。算）对设计从系统的算法级进行描述。算法级不需要包含时序信息。法级不需要包含时序信息。2 2. RTL. RTL级设计：级设计：用信号在寄存器间传输的模式来对设计进行用信号在寄存器间传输的模式来对设计进行描述。描述。3. 3. 门级设计：门级设计：用逻辑门及门级之间的连线对设计进行
2、描述。用逻辑门及门级之间的连线对设计进行描述。4. 4. 开关级设计：开关级设计：用晶体管及其连线来对设计进行描述。用晶体管及其连线来对设计进行描述。http:/ )进行功能的划分和架构设计进行功能的划分和架构设计在在功能级功能级进行仿真、纠错，并用硬件描述语言对功能进进行仿真、纠错，并用硬件描述语言对功能进行描述行描述用综合工具将设计转化为具体用综合工具将设计转化为具体门级门级电路网表电路网表物理级物理级可以是可以是FPGAFPGA器件或专用集成电路（器件或专用集成电路（ASICASIC） TOP-DOWN 设计思想设计思想门级门级 功能级功能级 系统级系统级TOP-DOWN TOP-DOW
3、N 设计方法设计方法http:/ HDL是目前世界上流行最广的两是目前世界上流行最广的两种硬件描述语言，都是在种硬件描述语言，都是在20世纪世纪80年代中期开发年代中期开发出来的。均为出来的。均为IEEE标准。标准。VHDL语法严谨，易于学习；逻辑综合能力强。语法严谨，易于学习；逻辑综合能力强。在欧洲使用较多。在欧洲使用较多。Verilog HDL语法灵活（类似语法灵活（类似C语言，较难掌握）语言，较难掌握）底层综合出色。美国使用较多。底层综合出色。美国使用较多。 http:/ HDL是一种应用广泛的硬件描述语言，是是一种应用广泛的硬件描述语言，是IC硬件设计人员和硬件设计人员和EDA工具之间
4、的桥梁。其功能为工具之间的桥梁。其功能为编写设计文本（脚本）编写设计文本（脚本）建立电子系统行为级的仿真模型并进行仿真建立电子系统行为级的仿真模型并进行仿真自动综合生成数字逻辑网表（自动综合生成数字逻辑网表（Netlist）及具体电路）及具体电路生成某工艺条件下具体电路的延时模型并进行时序仿真生成某工艺条件下具体电路的延时模型并进行时序仿真仿真验证无误后用于制造仿真验证无误后用于制造ASIC或写入或写入FPGA器件中器件中常用的常用的Verilog HDL开发软件有开发软件有Altera公司的MAX+PLUS II，Quartus IIXilinx公司的Foundation ISEhttp:/
5、 HDL语言的主要特征1、语法结构上，与、语法结构上，与C语言有许多相似之处，并借鉴语言有许多相似之处，并借鉴C语言的多种操作符语言的多种操作符2、既包含高级程序设计语言的结构形式，同时也兼、既包含高级程序设计语言的结构形式，同时也兼顾描述硬件线路连接的具体构件顾描述硬件线路连接的具体构件3、通过使用结构级或行为级描述可以在不同的抽象、通过使用结构级或行为级描述可以在不同的抽象层次上进行设计层次上进行设计 http:/ HDL语言是语言是并发的，并发的，即具有在同一时即具有在同一时刻执行多任务的能力，因为在实际硬件中许多操刻执行多任务的能力，因为在实际硬件中许多操作都是在同一时刻发生的。作都是
6、在同一时刻发生的。 而计算机编程语言往而计算机编程语言往往是顺序执行的。往是顺序执行的。5、有时序概念，有时序概念，因为在硬件电路中从输入到输因为在硬件电路中从输入到输出总是有延迟存在的出总是有延迟存在的 这两点显示了这两点显示了 Verilog HDL与与C语言的最大区别语言的最大区别http:/ Verilog HDL建模建模-使用硬件语言对数字电路的这两使用硬件语言对数字电路的这两种基本要素进行描述。种基本要素进行描述。http:/ HDL的基本结构 八位加法器的八位加法器的Verilog HDL源代码源代码module adder8 (cout, sum, ina,inb, cin);
7、output 7:0 sum;output cout;input 7:0 ina,inb;input cin; assign cout,sum= ina+inb+cin;endmodule准备实现的逻辑功能准备实现的逻辑功能888cicocincoutinainbsum简单的简单的Verilog HDL的例子的例子程序为模块结构，包含在module与endmodule之间端口列表 输入、输出端口描述-描述外部特性逻辑功能描述-描述内部特性模块名http:/ .模块的概念模块的概念VERILOG HDL模块的结构模块的结构模块是模块是Verilog HDL语言的基本单元，数字系统用语言的基本单元
8、，数字系统用 模块集合模块集合的形式来描述的形式来描述模块描述某个设计的功能、结构和与其它模块通信模块描述某个设计的功能、结构和与其它模块通信的外部端口的外部端口Verilog HDL中各个模块是中各个模块是并行运行的并行运行的模块可以模块可以调用调用其它模块的实体（实例）其它模块的实体（实例）http:/ （） 端口端口说说明（明（input，output，inout） 参数定参数定义义 /可可选选 数据数据类类型定型定义义 /wire、reg、task、function 连续赋值语连续赋值语句（句（assign）/组组合合逻辑逻辑 过过程程块块（always和和initial） -行行为为
9、描述描述语语句句 低低层层模模块实块实例例 /调调用其它模用其它模块块 任任务务和函数和函数 延延时说时说明明块块endmodulehttp:/ PORTS)注意模块的名称注意模块的名称DFF，端口列表及说明，端口列表及说明模块通过端口与外部通信模块通过端口与外部通信端口在模块名字端口在模块名字后的括号中列出后的括号中列出端口可以说明为端口可以说明为input, output及及inout端口等价于硬件端口等价于硬件的引脚的引脚(pin)http:/ INSTANCES)module DFF (d, clk, clr, q, qb); .endmodulemodule REG4( d, clk
10、, clr, q, qb); output 3: 0 q, qb; input 3: 0 d; input clk, clr; DFF d0 (d 0, clk, clr, q 0, qb 0); DFF d1 (d 1, clk, clr, q 1, qb 1); DFF d2 (d 2, clk, clr, q 2, qb 2); DFF d3 (d 3, clk, clr, q 3, qb 3);endmoduleREG4有模块有模块DFF的的四个实例四个实例http:/ d1, d2, d3)。实例名是每。实例名是每个对象唯一的标记，通过这个标记可以查看每个实例的个对象唯一的标记，通过
11、这个标记可以查看每个实例的内部。内部。实例中端口的次序与模块定义的次序相同。实例中端口的次序与模块定义的次序相同。模块实例化与程序调用不同。每个实例都是模块的一个模块实例化与程序调用不同。每个实例都是模块的一个完全的拷贝，相互独立、并行。完全的拷贝，相互独立、并行。模块实例化模块实例化(module instances):http:/ # 2 B = A；表示 B信号在2个时间单位后得到A信号的值 所有时延都必须根据时间单位进行定义定义方式为在文件头添加语句：timescale 1ns /100ps其中timescale 是Verilog HDL 提供的预编译处理命令，1ns 表示时间单位是1
12、ns，100ps表示时间精度是100ps 根据该命令，编译工具可以认知 #2 为2nshttp:/ MUX2_1 (out, a, b, sel); / Port declarations output out; input sel, / control input b, /* data inputs */ a;/* The netlist logic selects input ”a” when sel = 0 and it selects ”b” when sel = 1.*/ not (sel_, sel); and (a1, a, sel_), (b1, b, sel); or (ou
13、t, a1, b1);endmodule格式自由格式自由一条语句可多行书写；一行可写多个语句。空白（新行、制表符、空格）没有特殊意义。如input A；input B；与input A； input B；是一样的。使用空白符提高可读性使用空白符提高可读性Verilog忽略空白符忽略空白符多行注释，在多行注释，在/* */内内单行注释单行注释到行末结束到行末结束http:/ Low, False, Logic Low, Ground, 1, High, True, Logic High, Power,VDD, X Unknown: Occurs at Logic Which Cannot be
14、Resolved ConflictHiZ, High Impedance, Tri- Stated,http:/ O37 5位八进制数（二进制位八进制数（二进制 11111 ） 4 D2 4位十进制数位十进制数 （二进制（二进制0010）4 B1x_01 4位二进制数位二进制数 7 Hx 7位位x (扩展的扩展的x), 即即xxxxxxx4 hZ 4 位位z (扩展的扩展的z) , 即即zzzz 4 d-4 非法：数值不能为负非法：数值不能为负8 h 2A 在位长和基数之间，以及基数和数值之间允许在位长和基数之间，以及基数和数值之间允许出现空格出现空格3 b 001 非法：非法： 和基数和基数
15、b 之间不允许出现空格之间不允许出现空格(2+3) b10 非法：位长不能为表达式非法：位长不能为表达式http:/ representation of abovehttp:/ A-Z)或或( _ )开头，后面可以是字母、开头，后面可以是字母、数字、数字、( $ )或或( _ )。最长可以是最长可以是1023个字符个字符标识符区分大小写，标识符区分大小写，sel和和SEL是不同的标识符是不同的标识符模块、端口和实例的名字都是标识符模块、端口和实例的名字都是标识符module MUX2_1 (out, a, b, sel); output out; input a, b, sel; not no
16、t1 (sel_, sel); and and1 (a1, a, sel_); and and2 (b1, b, sel); or or1 (out, a1, b1);endmoduleVerilog标识符标识符http:/ busa_index _bus3无效标识符举例：无效标识符举例：34net / 开头不是字母或开头不是字母或“_” a*b_net / 包含了非字母或数字，包含了非字母或数字，“$” “_” n238 /包含了非字母或数字，包含了非字母或数字，“$” “_”Verilog区分大小写，所有区分大小写，所有Verilog关键词使用小写字母关键词使用小写字母http:/ Sum
17、 、CPU_addr等。等。B、用下划线区分词。、用下划线区分词。C、采用一些前缀或后缀，如时钟采用、采用一些前缀或后缀，如时钟采用Clk 前缀：前缀：Clk_50，Clk_CPU；低电平采用；低电平采用_n 后缀：后缀：Enable_n；D、统一缩写、统一缩写, 如全局复位信号如全局复位信号 Rst。E、同一信号在不同层次保持一致性，如同一时钟信号必须、同一信号在不同层次保持一致性，如同一时钟信号必须在各模块保持一致。在各模块保持一致。F、自定义的标识符不能与保留字同名。、自定义的标识符不能与保留字同名。G、参数采用大写，如、参数采用大写，如SIZE http:/ （线网）（线网） : 表示
18、器件之间的物理连接表示器件之间的物理连接register （寄存器）（寄存器） ：表示存储元件：表示存储元件parameters(参数参数) : 运行时的常数运行时的常数Verilog主要有三类数据类型：主要有三类数据类型：http:/ 会自动将新值传送会自动将新值传送到到net上。在例子中，线网上。在例子中，线网out由由or门驱动。当门驱动。当or门的输入信门的输入信号变化时将传输到线网号变化时将传输到线网net上。上。http:/ Z (hign-impedance)。http:/ 数据数据1，数据，数据2，数据数据n；例子：例子：wire a,b,c/定义了三个定义了三个wire型变量
19、型变量a，b，cwire7:0 databus/定义了八位宽定义了八位宽wire型型向量向量数据总线数据总线wire20:1 addrbus /定义了定义了20位宽位宽wire型型向量向量地址总线地址总线http:/ （REGISTER)寄存器类型在赋新值以前保持原值寄存器类型在赋新值以前保持原值用行为描述结构给寄存器类型赋值（在过程块中进行）用行为描述结构给寄存器类型赋值（在过程块中进行）寄存器类型大量应用于行为描述及激励描述寄存器类型大量应用于行为描述及激励描述reg_a、reg_b、reg_sel用于施加激励给用于施加激励给2:1多路器多路器http:/ 功能功能 reg 可定义的无符号
20、整数变量，可以是标量(1位)或矢量，是最常用的寄存器类型 integer 32位有符号整数变量，算术操作产生二进制补码形式的结果。通常用作不会由硬件实现的的数据处理。real 双精度的带符号浮点变量，用法与integer相同。time 64位无符号整数变量，用于仿真时间的保存与处理http:/ a; /一个标量寄存器一个标量寄存器reg 3: 0 v; / 从从MSB到到LSB的的4位寄存器向量位寄存器向量reg 7: 0 m, n; / 两个两个8位寄存器位寄存器tri 15: 0 busa; / 16位三态总线位三态总线wire 0: 31 w1, w2; / 两个两个32位位wire，M
21、SB为为bit0http:/ ！ & | * / %+ - = = = = = = != != =& | &|？:最高最高最低最低优先级优先级http:/ 逻辑等逻辑等= =01xz010xx101xxxxxxxzxxxx case等等= =01xz0100010100x0010z00012b1x=2b0x 值为值为0，因为不相等，因为不相等2b1x=2b1x 值为值为x，因为可能不，因为可能不相等，也可能相等相等，也可能相等2b1x=2b0x 值为值为0，因为不相同，因为不相同2b1x=2b1x 值为值为1，因为相同，因为相同a = 2b1x;b = 2b1x;if (a = b) $dis
22、play( a is equal to b);else $display( a is not equal to b);a = 2b1x;b = 2b1x;if (a = b) $display( a is identical to b);else $display( a is not identical to b);Case等只能用于行为描述，不能用于等只能用于行为描述，不能用于RTL描述。描述。综合工具不支持综合工具不支持http:/ 级联级联 可以从不同的矢量中可以从不同的矢量中选择位并用它们组成选择位并用它们组成一个新的矢量。一个新的矢量。用于位的重组和矢量用于位的重组和矢量构造构造mo
23、dule concatenation; reg 7: 0 rega, regb, regc, regd; reg 7: 0 new; initial begin rega = 8b0000_0011; regb = 8b0000_0100; regc = 8b0001_1000; regd = 8b1110_0000; end initial fork #10 new = regc 4: 3, regd 7: 5, regb 2, rega 1: 0; / new = 8b11111111 #20 $finish; joinendmodulehttp:/ 1、Verilog HDL语言提供了十
24、多条的编译指令，例如：defineincludetimescale 编译指令以（反引号）开头。 编译指令结束不需要加分号。 编译指令对同一个文件中的所有模块有效。 在进行Verilog HDL语言编译时，已定义的编译指令一直有效，直至有其它编译指令修改它或取消它2、说明 编译预处理编译预处理http:/ 说明时间单位及精度说明时间单位及精度格式：格式：timescale / 如：如：timescale 1 ns / 100 ps timescale必须在模块之前出现必须在模块之前出现 timescale 1 ns / 10 ps/ All time units are in multiples
25、 of 1 nanosecondmodule MUX2_1 (out, a, b, sel);output out;input a, b, sel;not #1 not1( sel_, sel);and #2 and1( a1, a, sel_);and #2 and2( b1, b, sel);or #1 or1( out, a1, b1);endmodule http:/ 1s / 1ps，则仿真器在，则仿真器在1秒内要扫描其事秒内要扫描其事件序列件序列1012次；而次；而timescale 1s/1ms则只需扫描则只需扫描103次。次。如果没有如果没有timescale说明将使用缺省值，
26、一般是说明将使用缺省值，一般是nshttp:/ HDL语句模块的描述方法语句模块的描述方法结构型描述结构型描述 系统级系统级行为描述级行为描述级 算法级算法级 寄存器级寄存器级数据流描述数据流描述混合型描述混合型描述http:/ 结构型描述结构型描述术语及定义术语及定义结构描述结构描述 : 用门来描述器件的功能，用门来描述器件的功能，是通过实例进行是通过实例进行描述的，将预定义的基本元件实例嵌入到语言中，描述的，将预定义的基本元件实例嵌入到语言中，监控实例的输入，一旦其中任何一个发生变化便运监控实例的输入，一旦其中任何一个发生变化便运算并输出算并输出。primitives(基本单元基本单元)
27、: Verilog语言已定义的具有基语言已定义的具有基本逻辑功能的模型本逻辑功能的模型(models)http:/ rs_latch (y, yb, r, s); output y, yb; input r, s; nor n1( y, r, yb); nor n2( yb, s, y);endmodulehttp:/ 库的一部分，基本单元库是自下而上库的一部分，基本单元库是自下而上（Bottom Up）设计方法的一部分）设计方法的一部分基本单元名称功能andornotbufxornandnorxnor Logical And Logical Or Inverter Buffer Logica
28、l Exclusive Or Logical And Inverted Logical Or Inverted Logical Exclusive Or Invertedhttp:/ 调用基本单元的句法：调用基本单元的句法：可以只有可以只有一个输出一个输出 语法：语法：门类型关键字门类型关键字 （端口列表）（端口列表）其中端口列表为：其中端口列表为：多输入门多输入门：(输出，输入输出，输入1，输入，输入2，)多输出门多输出门：(输出输出1，输出，输出2，输入）输入）三态门三态门: (输出，输入，使能输入输出，输入，使能输入)http:/ input, enable这些单元由这些单元由enabl
29、e引脚使能。引脚使能。当使能信号无效时，输出高阻态当使能信号无效时，输出高阻态。基本单元名称 功能bufif1 条件缓冲器，逻辑条件缓冲器，逻辑 1 使能使能bufif0 条件缓冲器，逻辑条件缓冲器，逻辑 0 使能使能notif1 条件反相器，逻辑条件反相器，逻辑 1 使能使能notif0 条件反相器，逻辑条件反相器，逻辑 0 使能使能http:/ (out, in1, in2, in3, in4); / unnamed instance buf b1 (out1, out2, in); / named instance延时说明是可选项。所说明的延时是固有延时。输出延时说明是可选项。所说明的延
30、时是固有延时。输出信号经过该延时才变化。没有说明时延时为信号经过该延时才变化。没有说明时延时为0。notif0 #3.1 n1 (out, in, cntrl); / delay specifiedhttp:/ INSTANTIATION)模块实例化时实例必须有一个名字。模块实例化时实例必须有一个名字。使用位置映射时，端口次序与模块的说明相同。使用位置映射时，端口次序与模块的说明相同。使用名称映射时，端口次序与位置无关使用名称映射时，端口次序与位置无关没有连接的输入端口初始化值为没有连接的输入端口初始化值为x。module comp (o1, o2, i1, i2); output o1, o
31、2; input i1, i2; . . .endmodulemodule test; comp c1 (Q, R, J, K); / Positional mapping comp c2 (.i2(K), .o1(Q), .o2(R), .i1(J); / Named mapping comp c3 (Q, , J, K); / One port left unconnectedendmodule名称映射的语法：名称映射的语法：.内部信号（外部信号）内部信号（外部信号）没有连接时通常会产生警告没有连接时通常会产生警告http:/ wait, while, if then, case和和for
32、ever在每一个时钟上升沿，在每一个时钟上升沿， 若若ClrClr不是低电平，不是低电平， 置置Q Q为为D D值，值， 置置QbQb为为D D值的反值的反DFF无论何时无论何时ClrClr变低变低 置置Q Q为为0 0， 置置QbQb为为1 1http:/ INITIAL过程块过程块（1） initial 块语句模板：块语句模板：initialbegin 语句语句1；语句语句2；end（2）例initialbegin#2 Stream = 1;#5 Stream = 0;#3 Stream = 1;#4 Stream = 0;#2 Stream = 1;#5 Stream = 0;end(3
33、)说明：说明：0时刻开始执行，时刻开始执行，只执行一次只执行一次同一模块内的多个同一模块内的多个initial过程过程块，块，0时刻开始时刻开始并行并行执行执行主要面向功能模拟，通常不主要面向功能模拟，通常不具有可综合性。具有可综合性。initial过程块不能嵌套使用过程块不能嵌套使用。initial语句中的积累延时语句中的积累延时http:/ ()begin /过程赋值过程赋值/if语句语句/case语句语句/while,repeat,for 语句语句/task,function调用调用end当表达式的值改变时当表达式的值改变时 就就执行一遍块内语句执行一遍块内语句always过程块不能嵌套
34、使过程块不能嵌套使用用。http:/ 上升沿下降沿例：例：同步时序电路的时钟信号为同步时序电路的时钟信号为clk，clear为异步清为异步清0信号。信号。 敏感信号可写为：敏感信号可写为：/上升沿触发，或高电平清上升沿触发，或高电平清0时时 always (posedge clk or posedge clear) Begin 。 end/上升沿触发，或低电平清上升沿触发，或低电平清0时时always (posedge clk or negedge clear) Begin 。 endhttp:/ bench描描述述。这这是是因因为为可可以以一一起起给给出出矢矢量量及及其其绝绝对对时时间间，而
35、而不不必必描描述述所所有有先先前前事件的时间。事件的时间。http:/ #5 a = 3; #5 a = 5; #5 a = 4;endfork #5 a = 3; #15 a = 4; #10 a = 5;join上面的两个例子在功能上是等价的。上面的两个例子在功能上是等价的。Fork-join例子里的赋例子里的赋值故意打乱顺序是为了强调顺序是没有关系的。值故意打乱顺序是为了强调顺序是没有关系的。注意注意fork-join块是典型的不可综合语句，并且在一些仿真块是典型的不可综合语句，并且在一些仿真器时效率较差。器时效率较差。 http:/ (次数表达式）次数表达式） while：在条件表达式
36、为真时一直循环执行：在条件表达式为真时一直循环执行while (条件表达式）条件表达式） forever：重复执行直到仿真结束：重复执行直到仿真结束forever for：在执行过程中对变量进行计算和判断，在条件满足时执行：在执行过程中对变量进行计算和判断，在条件满足时执行for(赋初值；条件表达式；计算）赋初值；条件表达式；计算） 综合工综合工具还不具还不支持支持http:/ for （ ; ; ） 循环体语句或语句块；循环体语句或语句块；执行过程：执行过程：(1)执行执行“变量赋初值语句变量赋初值语句”(2)判断判断“条件表达式条件表达式”， 真：执行真：执行“循环体语句或语句块循环体语句
37、或语句块”,继续执行第继续执行第(3)步步 假：循环结束，退出。假：循环结束，退出。(3)执行执行“变量增值语句变量增值语句”,转到（转到（2）继续执行）继续执行。http:/ 数据选择器的数据流型描述数据选择器的数据流型描述。 module mux2x1_df (A, B, select, OUT); input A, B, select; output OUT; assign OUT = select ? B : A; endmodule数据流型描述条件运算符是一种描述组合逻辑功能的方法，用是一种描述组合逻辑功能的方法，用assign连续赋值语句来实现连续赋值语句来实现连连续续赋赋值值语语
38、句句完完成成如如下下的的组组合合功功能能：等等式式右右边边的的所所有有变变量量受受持持续续监监控控，每每当当这这些些变变量量中中有有任任何何一一个个发发生生变变化化，整整个个表表达达式式被重新赋值并送给等式左端被重新赋值并送给等式左端数据流型建模数据流型建模http:/ always， initial ）：并行执行）：并行执行 assign语句与过程块之间：并行执行语句与过程块之间：并行执行模块中的门的实例、模块实例语句：并行执行模块中的门的实例、模块实例语句：并行执行过程块（过程块（ always， initial ）内部）内部串行块串行块（begin-end）：）：顺序执行顺序执行并行块并
39、行块（fork-join ）：）：并行执行并行执行http:/ full_add5(a,b,cin,sum,cout);input a,b,cin;output sum,cout;reg cout,m1,m2,m3; /在在always块中被赋值的变量应定义为块中被赋值的变量应定义为reg型型wire s1;xor x1(s1,a,b); /调用门元件调用门元件always(a or b or cin) /always块语句块语句begin m1=a&b; m2=b&cin; m3=a&cin; cout=(m1|m2)|m3;endassign sum=s1cin; /assign持续赋值语
40、句持续赋值语句endmodulehttp:/ 可综合指的是所设计的可综合指的是所设计的指令和代码能转化为指令和代码能转化为具体的电路网表结构。具体的电路网表结构。综合过程就是将综合过程就是将Verilog HDL语言描语言描述的行为级或数据流述的行为级或数据流电路模型转化为电路模型转化为RTL级功能块或门级电路级功能块或门级电路网表的过程。而不可网表的过程。而不可综合的设计主要用于综合的设计主要用于设计的仿真验证。设计的仿真验证。行为级或数据行为级或数据流电路建模流电路建模RTL级功能块级功能块逻辑优化逻辑优化优化后的门级优化后的门级网表网表RTL级综合级综合门级综合门级综合RTL级综合得到由
41、功能模块构成级综合得到由功能模块构成的电路结构的电路结构逻辑优化器以用户设定的面积和逻辑优化器以用户设定的面积和时间约束为目标优化电路网表时间约束为目标优化电路网表针对目标工艺产生优化后的电路针对目标工艺产生优化后的电路门级网表结构门级网表结构http:/ 1、将硬件的行为以合理的方式映射为一些进程。将硬件的行为以合理的方式映射为一些进程。2、对于每个进程完成的操作，尽量选择最有效的算法。、对于每个进程完成的操作，尽量选择最有效的算法。3、了解综合器的性能，特别是了解综合工具支持的、了解综合器的性能，特别是了解综合工具支持的Verilog HDL可综合子集。以合理的代码风格引导综合工具生成硬件
42、可综合子集。以合理的代码风格引导综合工具生成硬件4、对于固定值的信号要用常量代替。、对于固定值的信号要用常量代替。5、尽量共享复杂运算，可以共享的数据处理用函数和过程定义、尽量共享复杂运算，可以共享的数据处理用函数和过程定义6、明确指出过程的无关态，引导综合器进行优化。、明确指出过程的无关态，引导综合器进行优化。7、使用能够满足需要的最小数据宽度。、使用能够满足需要的最小数据宽度。8、用组合逻辑实现的电路和用时序逻辑实现的电路要分配到不、用组合逻辑实现的电路和用时序逻辑实现的电路要分配到不同的进程中。同的进程中。http:/ 多路选择器多路选择器entity mux is generic(m:
43、TIME:=1ns)； port(A,B,T: in BIT；Z: out BIT)；end mux;当条件当条件T成立时成立时, 输出输出A路信号路信号;当条件当条件T不成立时不成立时, 输出输出B路信号路信号ABTZMUXhttp:/ architecture connect of mux is begin Cale：process(A，B，T) variable tmpl,tmp2,tmp3：BIT； begin tmp1:=A and T； tmp2:=B and (not T)； tmp3:=tmp1 or tmp2； Z=tmp3 after m； end process；end
44、connect：http:/ 半加器半加器- The entity declarationentity Half_adder is port ( X Half_ SumX: in Bit ; Y adder CarryY: in Bit ; Sum : out Bit ;Carry : out Bit ) ; end Half_adder ;http:/ The architecture body :architecture Behavioral_description of Half_adder isbeginprocess begin Sum = X xor Y after 5 Ns ;C
45、arry A, Y = B, Sum = Temp_sum, Carry = Temp_carry_1 ) ;U1 : Half_adderport map ( X = Temp_sum , Y = Carry_in Sum = S , Carry = Temp _Carry_2 ) ;U2 : Or_gateport map ( In1 = Temp_carry_1, In2 = Temp_carry_2 , Out1 = Carry_out ) ;end structure ;http:/ 结构 (实体+结构体)entity 实体名 is 说明语句； begin 实体语句部分；end 实体
46、名； Architecture 结构体名 of 实体名 is 说明语句； begin 并行处理语句； end 结构体名；说明模块的说明模块的外观外观说明模块的内部说明模块的内部功能功能或或结构结构 功能：功能：多路选择器多路选择器 结构：结构：全加器全加器http:/ 而对应于不同实体的结构体可以同名。而对应于不同实体的结构体可以同名。entity Full_adder isarchitecture Structure of Full_adder isarchitecture Structure1 of Full_adder isentity mux isarchitecture Struct
47、ure of mux ishttp:/ ）包包分为分为包说明包说明和和包体包体两部分两部分包说明的一般形式是，Package包名 is 说明语句； end 包名； 包体的一般形式是： Package body包名 is 说明语句；end 包名； 包说明和相应包体的名称包说明和相应包体的名称必须一致必须一致包说明定义数据类型包说明定义数据类型, 给出函数的调用说明给出函数的调用说明 包体具体描述实现该函数包体具体描述实现该函数功能的语句（即函数定义）功能的语句（即函数定义）和数据的赋值和数据的赋值 这种分开描述的好处是，这种分开描述的好处是，当函数的功能需要作某些当函数的功能需要作某些调整时，只
48、要改变包体的调整时，只要改变包体的相关语句就行了，使重新相关语句就行了，使重新编译的单元数目尽可能少编译的单元数目尽可能少 http:/ 包体中的内容不能被其它包体中的内容不能被其它VHDL元件引用，只对相元件引用，只对相应的包说明可见，而包说明中的内容才是通用的和可应的包说明可见，而包说明中的内容才是通用的和可见的（当然还必须用见的（当然还必须用use子句才能提供这种可见性）。子句才能提供这种可见性）。下面即为一个包说明及其相应包体的例子：Package Logic is type Three_level_logic is (0，1，z)； function lnvert (input：Th
49、ree_1evel_logic) return Three_1evel_logic；end logic;函数说明（对外可见）函数说明（对外可见）http:/ body Logic is function invert( input:Three_level_1ogic) return Three_level_logic is begin case lnput is when0 return1； when1 return0； whenz returnz； end case; end invert;end Logic; 函数定义（对外不可见）函数定义（对外不可见）http:/ 在一个设计实体说明之前
50、加上在一个设计实体说明之前加上use子句子句, 可以使包说明中的内容可见。可以使包说明中的内容可见。 如：如： use IEEE.STD_LOGlC_1164a11； 表示将表示将IEEE库中的库中的 STD_LOGIC_1164包中的所包中的所有说明项可见。有说明项可见。 又如：又如： use Logic.Three_level_logic； 表示将用户自定义的包表示将用户自定义的包Logic中的类型中的类型 Three_level_logic对相应的设计实体可见。对相应的设计实体可见。http:/ 利用配置语句（又叫组装说明），可以为待利用配置语句（又叫组装说明），可以为待设计的实体从资源
51、文件（库或包）中选择不设计的实体从资源文件（库或包）中选择不同行为和结构的结构体（做性能比较）。同行为和结构的结构体（做性能比较）。 配置语句的一般形式为：配置语句的一般形式为：configuration 配置名配置名 of 实体名实体名 is 配置说明：配置说明： use子句；子句； 语句说明；语句说明；end 配置名配置名；http:/ Structure_View of Processor is*end Structure_View;library TTL.Work；configuration V4_27_87 of processor is use WorkAll; for Struc
52、ture_View *end V4_27_87;http:/ 库库（ Library ）库是编译后的数据的集合，它存放已经编库是编译后的数据的集合，它存放已经编译的实体、结构体、包和配置。译的实体、结构体、包和配置。库由库元组成，库元是可以独立编译的库由库元组成，库元是可以独立编译的VHDL结构。结构。 VHDL中有两类库元中有两类库元- 基本元和辅助元基本元和辅助元基本元包括实体说明、包说明和配置，基本元包括实体说明、包说明和配置，辅助元为包体和结构体。辅助元为包体和结构体。基本元对同一库中其它基本元都是不可见基本元对同一库中其它基本元都是不可见的，必须用的，必须用 use子句才能提供可见性
53、。子句才能提供可见性。http:/ VHDL语言中存在的库大致可以归纳为语言中存在的库大致可以归纳为5种：种：IEEE库库-IEEE认可的标准包集合认可的标准包集合STD库库-VHDL认可的标准包集合认可的标准包集合ASIC库库-与逻辑门一一对应的实体与逻辑门一一对应的实体用户定义的库用户定义的库-用户自定义的包和实体用户自定义的包和实体WORK库库-现行工作库，缺省库现行工作库，缺省库http:/ 除了除了 WORK库外，其他库外，其他4类库在使用前都必须作说明，类库在使用前都必须作说明， 用用库子句库子句（Library）对不同库中的库元提出可见性。）对不同库中的库元提出可见性。Libra
54、ry的说明放在设计单元的最前面，其一般形式为：的说明放在设计单元的最前面，其一般形式为：Library库名；接着用库名；接着用 use子句使库中的包和包中的项可见。子句使库中的包和包中的项可见。例如：例如： Library IEEE; Use IEEESTD_LOGIC_1164all;对于同一库中的不同库元，用对于同一库中的不同库元，用use子句提供所需的可见性；子句提供所需的可见性；对于不同库中的库元，用库子句加上对于不同库中的库元，用库子句加上use子句提供可见性。子句提供可见性。http:/ 库语句的作用范围从一个实体说明开始到库语句的作用范围从一个实体说明开始到它所属的结构体和配置为
55、止。它所属的结构体和配置为止。当一个源程序中出现两个以上的实体时，当一个源程序中出现两个以上的实体时，库语句应在每个实体说明语句前书写。库语句应在每个实体说明语句前书写。 http:/ VHDL中的对象主要有以下三种：中的对象主要有以下三种：信号信号(signal)全局量全局量,对应硬件中的连线对应硬件中的连线,赋值（赋值（=）可有延时）可有延时 变量变量(variable)局部量局部量,暂存某些值的载体暂存某些值的载体,赋值（赋值（:=）被立即执行）被立即执行常数常数(constant) 电路中的电源和地电路中的电源和地 http:/ 行为描述行为描述对系统书写模型的描述对系统书写模型的描述 基本语句是进程语句基本语句是进程语句 用于系统数学模型或系统工作原理的仿真用于系统数学模型或系统工作原理的仿真 结构描述结构描述对系统子元件和子元件之间相互关系的描述对系统子元件和子元件之间相互关系的描述基本语句是元件实例化语句基本语句是元件实例化语句用于进行结构设计，与电原理图一一对应用于进行结构设计，与电原理图一一对应可以进行逻辑综合可以进行逻辑综合 http:/ 顺序描述语句顺序描述语句 - 阻塞赋值语句阻塞赋值语句 并发描述语句并发描述语句 非阻塞赋值语句非阻塞赋值语句 http:/ END
