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1、第第5 5章门电路与可编章门电路与可编程逻辑器件程逻辑器件 概述概述逻辑门电路逻辑门电路可编程逻辑器件可编程逻辑器件CPLD/FPGACPLD/FPGA的基本结构的基本结构VHDLVHDL描述逻辑门电路描述逻辑门电路本章小结本章小结 TTL 即即 Transistor-Transistor Logic CMOS 即即 Complementary Metal-Oxide-Semiconductor 一、门电路的作用和常用类型一、门电路的作用和常用类型 按功能特点不同分按功能特点不同分 普通门普通门( (推拉式输出推拉式输出) ) CMOS传输门传输门 输出输出开路门开路门 三态门三态门 门电路门
2、电路 (Gate Circuit) 指用以实现基本逻辑关系和指用以实现基本逻辑关系和常用复合逻辑关系的电子电路。常用复合逻辑关系的电子电路。是构成数字电路的基本单元之一是构成数字电路的基本单元之一按逻辑功能不同分按逻辑功能不同分 与门与门 或门或门 非门非门 异或门异或门 与非门与非门 或非门或非门 与或非门与或非门 按电路结构不同分按电路结构不同分 TTL 集成门电路集成门电路 CMOS 集成门电路集成门电路 输输入入端端和和输输出出端端都都用用三极管的逻辑门电路。三极管的逻辑门电路。 用互补对称用互补对称 MOS 管构成的逻辑门电路。管构成的逻辑门电路。 二、高电平和低电平的含义二、高电平
3、和低电平的含义 高电平和低电平为某高电平和低电平为某规定范围规定范围的电位值，而非一固定值。的电位值，而非一固定值。 高电平信号是多大的信号？低高电平信号是多大的信号？低电平信号又是多大的信号？电平信号又是多大的信号？10高电平高电平低电平低电平01高电平高电平低电平低电平正逻辑体制正逻辑体制负逻辑体制负逻辑体制由门电路种类等决定由门电路种类等决定 自自2020世世纪纪6060年年代代以以来来，数数字字集集成成电电路路已已经经历历了了从从SSISSI、 MSIMSI、LSILSI到到VLSIVLSI的的发发展展过过程程。数数字字集集成成电电路路按按照照芯芯片片设设计计方方法的不同大致可以分为三
4、类：法的不同大致可以分为三类： 通用型中、小规模集成电路；通用型中、小规模集成电路； 用用软软件件组组态态的的大大规规模模、 超超大大规规模模集集成成电电路路， 如如微微处处理器、单片机等；理器、单片机等； 专用集成电路专用集成电路ASICASIC。 为为用用户户需需要要而而设设计计的的LSILSI或或VLSIVLSI电电路路。可可以以通通过过VHDLVHDL硬硬件件描描述述语语言言和和专专门门的的开开发发平平台台，将将LSILSI或或VLSIVLSI电电路路下下载载写写入入到到PLDPLD可可编编程程逻逻辑辑器器件件上上，构构成成单单片片数数字字集集成成系系统统或或专专用用数数字字集集成电路
5、成电路ASICASIC。能完成这种功能的器件就是。能完成这种功能的器件就是PLDPLD可编程逻辑器件。可编程逻辑器件。三、可编程逻辑器件三、可编程逻辑器件 ABCV1V2V3V4V5V6VD1VD2VD3R1R2R4R5RBRCB1C1C2E2YVCC+5V输入级输入级中间倒相级中间倒相级输出级输出级STTL系列与非门电路系列与非门电路逻辑符号逻辑符号2.8 k 900 50 3.5 k 500 250 V1V2V3V5V65.2.1 TTL 门电路的工作原理门电路的工作原理 一、典型一、典型 TTL 与非门电路与非门电路（CT54/74S系列为例）系列为例） 除除V4外外，采采用用了了抗抗饱
6、饱和和三三极极管管，用用以以提提高高门门电电路路工工作作速速度度。V4不不会会工工作作于于饱饱和和状状态态，因因此此用用普通三极管。普通三极管。 输入级主要由多发射极管输入级主要由多发射极管 V1 和基和基极电阻极电阻 R1 组成，用以实现输入变量组成，用以实现输入变量 A、B、C 的与运算。的与运算。 VD1 VD3 为输入钳位二极管，用以为输入钳位二极管，用以抑制输入端出现的负极性干扰。正常信抑制输入端出现的负极性干扰。正常信号输入时，号输入时，VD1 VD3不工作，当输入的不工作，当输入的负极性干扰电压大于二极管导通电压时，负极性干扰电压大于二极管导通电压时，二极管导通，输入端负电压被钳
7、在二极管导通，输入端负电压被钳在 - -0.7 V上，这不但抑制了输入端的负极性干上，这不但抑制了输入端的负极性干扰，对扰，对 V1 还有保护作用。还有保护作用。 中间级起倒相放大作中间级起倒相放大作用，用，V2 集电极集电极 C2 和发射极和发射极 E2 同时输出两个逻辑电平同时输出两个逻辑电平相反的信号，分别驱动相反的信号，分别驱动 V3和和 V5。 RB、RC 和和 V6 构成有构成有源泄放电路，用以减小源泄放电路，用以减小 V5管开关时间，从而提高门管开关时间，从而提高门电路工作速度。电路工作速度。 输出级输出级由由 V3、V4、 R4、R5和和V5组成。其中组成。其中 V3 和和 V
8、4 构构成复合管，成复合管，与与 V5 构成推构成推拉式输出结拉式输出结构，提高了构，提高了负载能力。负载能力。 VD1 VD3 在正常信号输在正常信号输入时不工作，因此下面的分入时不工作，因此下面的分析中不予考虑。析中不予考虑。RB、RC 和和V6 所构成的有源泄放电路的所构成的有源泄放电路的作用是提高开关速度，它们作用是提高开关速度，它们不影响与非门的逻辑功能，不影响与非门的逻辑功能，因此下面的工作原理分析中因此下面的工作原理分析中也不予考虑。也不予考虑。 因为抗饱和三极管因为抗饱和三极管 V1的集电结导通电压为的集电结导通电压为 0.4 V，而，而 V2、V5 发射结导通电发射结导通电压
9、为压为 0.7 V，因此要使，因此要使 V1 集集电结和电结和 V2、V5 发射结导通，发射结导通，必须必须 uB1 1.8 V。 0.3 V3.6 V3.6 V 输入端有一个或数个为输入端有一个或数个为 低电平时，低电平时，输出高电平。输出高电平。 输入低电平端对应的发射结输入低电平端对应的发射结导通，导通，uB1= 0.7 V + 0.3 V = 1 VV1管其他发射结因反偏而截止。管其他发射结因反偏而截止。1 V这时这时 V2、V5 截止。截止。 V2 截止截止使使 V1 集电极等效电阻很大，使集电极等效电阻很大，使 IB1 IB1(sat) ，V1 深度饱和。深度饱和。V2 截止使截止
10、使 uC2 VCC = 5 V，5 V因此，输入有低电平时，输出为高电平。因此，输入有低电平时，输出为高电平。截止截止截止截止深度深度饱和饱和V3 微饱和，微饱和，V4 放大工作。放大工作。uY = 5V - - 0.7 V - - 0.7 V = 3.6 V电路输出为高电平。电路输出为高电平。微饱和微饱和放大放大二、二、TTL 与非门的工作原理与非门的工作原理 综上所述综上所述,该电路实现了与非逻辑功能该电路实现了与非逻辑功能,即即3.6 V3.6 V3.6 V因此，因此，V1 发射结反偏而集电极发射结反偏而集电极正偏，称正偏，称处于倒置放大状态。处于倒置放大状态。1.8 V这时这时 V2、
11、V5 饱和。饱和。 uC2 = UCE2(sat) + uBE5 = 0.3 V + 0.7 V = 1 V使使 V3 导通，而导通，而 V4 截止。截止。1 V uY = UCE5(sat) 0.3 V 输出为低电平输出为低电平 因此，输入均为高电平时，输出为低电平。因此，输入均为高电平时，输出为低电平。 0.3 V V4 截止使截止使 V5 的等效集电极的等效集电极电阻很大，使电阻很大，使 IB5 IB5(sat) ，因，因此此 V5 深度饱和。深度饱和。倒置放大倒置放大饱饱和和饱和饱和截止截止导通导通TTL 电路输入端悬电路输入端悬空时相当于输入高电平。空时相当于输入高电平。 输入均为高
12、电平时，输入均为高电平时，输出低电平输出低电平 VCC 经经 R1 使使 V1 集电结和集电结和 V2、V5 发射结导通，使发射结导通，使uB1 = 1.8 V。深深注意注意BAY 非门的线与连接图图示示电电路路为为两两个个非非门门的的输输出出端端直直接接连连接接的的情情况况。其其输输出出与与输输入入间间的的关关系为系为 两两个个逻逻辑辑门门输输出出端端相相连连，可可以以实实现两输出相现两输出相与与的功能，称为的功能，称为线与线与。在在用用门门电电路路组组合合各各种种逻逻辑辑电电路路时时，如如果果能能将将输输出出端端直直接接并并接接，有有时时能能大大大简化电路。大简化电路。前前面面介介绍绍的的
13、推推拉拉式式输输出出结结构构的的TTL门门电电路路是是不不能能将将两两个个门门的输出端直接并接的。的输出端直接并接的。三、三、其他功能的其他功能的 TTL 门电路门电路 两个与非门输出 直接相连接的情况VCCT4T3D4Y1VCCT4T3D4Y2T2VOHVOL如如图图所所示示的的连连接接中中，如如果果Y1 1输输出出为为高高电电平平，Y2 2输输出出为为低低电电平平，由由于于推推拉拉式式输输出出级级总总是是呈呈现现低低阻阻抗抗，因因此此将将会会有有一一个个很很大大的的负负载载电电流流流流过过两两个个输输出出级级，该该电电流流远远远远超超过过正正常常工工作作电流，甚至会损坏门电路。电流，甚至会
14、损坏门电路。为为了了使使TTL门门能能够够实实现现线线与与，把把输输出出级级改改为为集集电电极极开开路路的结构，简称的结构，简称OC门门。 使用时需使用时需外接外接上拉电阻上拉电阻 RL 即即 Open collector gate，简称简称 OC 门。门。 常常用用的的有有集集电电极极开开路路与与非非门门、三三态态门门、或或非非门门、与与或或非非门门和和异异或或门门等等。它它们们都都是是在在与与非非门门基基础础上上发发展展出出来来的，的，TTL 与非门的上述特性对这些门电路大多适用。与非门的上述特性对这些门电路大多适用。 VC 可以等于可以等于 VCC也可不等于也可不等于 VCC （一）集电
15、极开路与非门（一）集电极开路与非门 1. 电路、逻辑符号和工作原理电路、逻辑符号和工作原理 输入都为高电平时，输入都为高电平时， V2 和和 V5 饱和导通，输出饱和导通，输出为低电平为低电平 UOL 0.3 V 。输入有低电平时，输入有低电平时，V2和和 V5 截止，输出为高电平截止，输出为高电平 UOH VC 。 因此具有与非功能。因此具有与非功能。 工作原理工作原理 OC门门 相当于与门作用。相当于与门作用。 因为因为 Y1、Y2 中有低电中有低电平时，平时，Y 为低电平；只有为低电平；只有 Y1、Y2 均为高电平时，均为高电平时，Y才为高电平，故才为高电平，故 Y = Y1 Y2。2.
16、 应用应用 ( (1) ) 实现线与实现线与两个或多个两个或多个 OC 门的输出端直接相连，门的输出端直接相连，相当于将这些输出信号相与，称为线与。相当于将这些输出信号相与，称为线与。 Y只有只有 OC 门才能实现线与。普通门才能实现线与。普通 TTL 门输出端不能并联，否则可能损坏器件。门输出端不能并联，否则可能损坏器件。注意注意( (2) )驱动显示器和继电器等驱动显示器和继电器等 例例 下图为用下图为用 OC 门驱动发光二极管门驱动发光二极管 LED 的显示电路。的显示电路。 已知已知 LED 的正向导通压降的正向导通压降 UF = 2V，正向工作电流，正向工作电流 IF = 10 mA
17、，为保证电路正常工作，试确定，为保证电路正常工作，试确定 RC 的值。的值。解解：为保证电路正常工作，应满足为保证电路正常工作，应满足因此因此RC = 270 分析：分析：该电路只有在该电路只有在 A、B 均为高均为高电平，使输出电平，使输出 uO 为低电平时，为低电平时，LED 才导通发光；否则才导通发光；否则 LED 中中无电流流通，不发光。无电流流通，不发光。 要使要使 LED 发光，应满足发光，应满足IRc IF = 10 mA。TTLCMOSRLVDD+5 V( (3) )实现电平转换实现电平转换 TTL 与非门有时需要驱动其他种类门电路，而不与非门有时需要驱动其他种类门电路，而不同
18、种类门电路的高低电平标准不一样。应用同种类门电路的高低电平标准不一样。应用 OC 门就门就可以适应负载门对电平的要求。可以适应负载门对电平的要求。OC 门的门的 UOL 0.3V，UOH VDD，正好符合，正好符合 CMOS 电路电路 UIH VDD，UIL 0的要求。的要求。 VDDRL 即即 Tri- -State Logic 门，门，简称简称 TSL 门。其输出有高门。其输出有高电平态、低电平态和高阻电平态、低电平态和高阻态三种状态。态三种状态。三态输出与非门电路三态输出与非门电路 EN = 1 时，时，P = 0，uP = 0.3V0110 0.3V1V导通导通截止截止截止截止 另一方
19、面，另一方面，V1 导通，导通， uB1 = 0.3V + 0.7V = 1V, V2、V5 截止。截止。这时，从输出端这时，从输出端 Y 看进去，看进去，对地和对电源对地和对电源 VCC 都相当于开都相当于开路，路，输出端呈现高阻态输出端呈现高阻态，相当于，相当于输出端开路。输出端开路。Y=AB1V导通导通截止截止截止截止Z这时这时 VD 导通，使导通，使 uC2 = 0.3 V + 0.7 V = 1 V，使，使 V4 截止。截止。（二）三态输出门（二）三态输出门 1. 电路、逻辑符号和工作原理电路、逻辑符号和工作原理工作原理工作原理 EN = 0 时，时，P = 1，VD 截止截止电路等
20、效为一个输入为电路等效为一个输入为 A、B 和和1 的的 TTL 与非门。与非门。 Y = AB 综上所述，可见：综上所述，可见：( (二二) )三态输出门三态输出门 1. 电路、逻辑符号和工作原理电路、逻辑符号和工作原理只有当使能信号只有当使能信号 EN = 0 时才允许三态时才允许三态门工作，故称门工作，故称 EN 低电平有效低电平有效。EN 称使能信号或控制信号，称使能信号或控制信号，A、B 称数据信号。称数据信号。当当 EN = 0 时，时，Y = AB，三态门处于工作态；三态门处于工作态；当当 EN = 1 时，三态门输出呈时，三态门输出呈现高阻态，又现高阻态，又称称禁止态。禁止态。
21、EN 即即 Enable功能表功能表Z0AB1YEN使能端低电平有效使能端低电平有效使能端高电平有效使能端高电平有效功能表功能表Z1AB0YENEN2. 应用应用 任何时刻任何时刻 EN1、EN2、 EN3 中只能有一个为有效电平中只能有一个为有效电平，使相应三态门工作，而其他三使相应三态门工作，而其他三态输出门处于高阻状态，从而态输出门处于高阻状态，从而实现了总线的复用。实现了总线的复用。总线总线 ( (1) )构成单向总线构成单向总线 DIDO/DIDO00高阻态高阻态工作工作DI EN = 0 时，时，总线上的数据总线上的数据 DI经反相后在经反相后在 G2 输输出端输出。出端输出。(
22、(2) )构成双向总线构成双向总线 DIDO/DIDO11工作工作DO高阻态高阻态 EN = 1 时，时，数据数据 DO 经经 G1 反相后传送到反相后传送到总线上。总线上。 DIDO/DIDO11工作工作DO高阻态高阻态 EN = 1 时，时，数据数据 DO 经经 G1 反相后传送到反相后传送到总线上。总线上。 DIDO/DIDO TTL 集成门的类型很多集成门的类型很多, ,那么那么如何识别它们如何识别它们? ?各类型之间有何异各类型之间有何异同同? ?如何选用合适的门如何选用合适的门? ?5.2.2 TTL数字数字集成电路的各种系列和主要参数集成电路的各种系列和主要参数1. . 各系列各
23、系列 TTL 数字数字集成电路的比较与选用集成电路的比较与选用 用于民品用于民品 用于军品用于军品 具有完全相同的电路结构和电气性能具有完全相同的电路结构和电气性能参数，但参数，但 CT54 系列更适合在温度条件恶系列更适合在温度条件恶劣、供电电源变化大的环境中工作。劣、供电电源变化大的环境中工作。 按工作温度和电源允许变化范围不同分为按工作温度和电源允许变化范围不同分为 CT74 系列系列 CT54 系列系列向高速向高速发展发展 向低功向低功耗发展耗发展 按平均传输延迟时间和平均功耗不同分按平均传输延迟时间和平均功耗不同分 向减小向减小功耗功耗 - -延迟积延迟积发展发展 措施：增大电阻值措
24、施：增大电阻值 措施：措施：( (1) ) 采用采用 SBD 和抗饱和三极管；和抗饱和三极管；( (2) ) 采用有源泄放电路；采用有源泄放电路；( (3) ) 减小电路中的电阻值。减小电路中的电阻值。其中，其中，LSTTL 系列综合性能优越、品种多、系列综合性能优越、品种多、价格便宜；价格便宜； ALSTTL 系列性能优于系列性能优于 LSTTL，但品，但品种少、价格较高，因此种少、价格较高，因此实用中多选用实用中多选用 LSTTL。 CT74 系系列列( (即即标标准准 TTL ) )CT74L 系列系列( (即低功耗即低功耗 TTL简称简称 LTTL) ) CT74H 系列系列( (即高
25、速即高速 TTL简称简称 HTTL) )CT74S 系列系列( (即肖特基即肖特基TTL简称简称 STTL) ) CT74AS 系列系列( (即先进肖特基即先进肖特基TTL简称简称 ASTTL) ) CT74LS 系列系列( (即低功耗肖特基即低功耗肖特基TTL 简称简称 LSTTL) )CT74ALS 系列系列( (即先进低功耗肖特基即先进低功耗肖特基TTL 简称简称 LSTTL) ) 集成门的选用要点集成门的选用要点( (1) )实际使用中的最高工作频率实际使用中的最高工作频率 fm 应不大于逻辑门最高工作应不大于逻辑门最高工作 频率频率 fmax 的一半。的一半。 实实物物图图片片 (
26、(2) )不同系列不同系列 TTL 中，器件型号后面几位数字相同时，通中，器件型号后面几位数字相同时，通常逻辑功能、外型尺寸、外引线排列都相同。但工作速常逻辑功能、外型尺寸、外引线排列都相同。但工作速度度( (平均传输延迟时间平均传输延迟时间 tpd ) )和平均功耗不同。实际使用和平均功耗不同。实际使用时，时， 高速门电路可以替换低速的；反之则不行。高速门电路可以替换低速的；反之则不行。 例如例如 CT7400CT74L00CT74H00CT74S00CT74LS00CT74AS00CT74ALS00 xx74xx00 引脚图引脚图 双列直插双列直插 14 引脚引脚四四 2 输入与非门输入与
27、非门 电压传输特性测试电路电压传输特性测试电路0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOLSTTL与非门与非门电压传输特性曲线电压传输特性曲线2.TTL2.TTL数字集成电路的主要参数数字集成电路的主要参数 1. TTL TTL与非门的电压传输特性和噪声容限与非门的电压传输特性和噪声容限 输出电压随输入电压变化的特性输出电压随输入电压变化的特性 uI 较小时工作于较小时工作于AB 段，段，这时这时 V2、V5 截止，截止，V3、V4 导通，输出恒为高电平，导通，输出恒为高电平，UOH 3.6V，称与非门工，称与非门工作在截止区或处于关门状作在截止区或处于关门
28、状态。态。 uI 较大时工作于较大时工作于 BC 段，这时段，这时 V2、V5 工作于工作于放大区，放大区， uI 的微小增大的微小增大引起引起 uO 急剧下降，称与急剧下降，称与非门工作在转折区。非门工作在转折区。 uI 很大时工作于很大时工作于 CD 段，段，这时这时 V2、V5 饱和，输出恒为饱和，输出恒为低电平，低电平，UOL 0.3V，称与非，称与非门工作在饱和区或处于开门状门工作在饱和区或处于开门状态。态。 电压传输特性测试电路电压传输特性测试电路0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOLSTTL与非门与非门电压传输特性曲线电压传输特性曲线饱饱
29、和和区区：与与非非门门处于开门状态。处于开门状态。 截截止止区区：与与非非门门处于关门状态。处于关门状态。 转折区转折区 下面介绍与下面介绍与电压传输特电压传输特性有关的主要参数：性有关的主要参数：有关参数有关参数 0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOL电压传输特性曲线电压传输特性曲线标准高电平标准高电平 USH 当当 uO USH 时，则认为输出高时，则认为输出高电平，通常取电平，通常取 USH = 3 V。 标准低电平标准低电平 USL当当 uO USL 时，则认为输出低时，则认为输出低电平，通常取电平，通常取 USL = 0.3 V。 关门电平关
30、门电平 UOFF保保证证输输出出不不小小于于标标准准高高电电平平USH 时时,允许的输入低电平的最大值。允许的输入低电平的最大值。开门电平开门电平 UON保保证证输输出出不不高高于于标标准准低低电电平平USL 时时,允许的输入高电平的最小值。允许的输入高电平的最小值。阈值电压阈值电压 UTH转转折折区区中中点点对对应应的的输输入入电电压压，又称门槛电平。又称门槛电平。USH = 3VUSL = 0.3VUOFFUONUTH近似分析时认为：近似分析时认为：uI UTH，则与非门开通，则与非门开通， 输出低电平输出低电平UOL；uI UTH，则与非门关闭，则与非门关闭， 输出高电平输出高电平UOH
31、。噪声容限越大，抗干扰能力越强。噪声容限越大，抗干扰能力越强。 指输入低电平时，允许的最大正向噪声电压。指输入低电平时，允许的最大正向噪声电压。UNL = UOFF UIL 指输入高电平时，允许的最大负向噪声电压。指输入高电平时，允许的最大负向噪声电压。UNH = UIH UON 输入信号上叠加的噪声电压只要不超过允许输入信号上叠加的噪声电压只要不超过允许值，就不会影响电路的正常逻辑功能，这个允许值，就不会影响电路的正常逻辑功能，这个允许值称为值称为噪声容限噪声容限。 输入高电平噪声容限输入高电平噪声容限 UNH输入低电平噪声容限输入低电平噪声容限 UNL输入负载特性测试电路输入负载特性测试电
32、路 输入负载特性输入负载特性曲线曲线0uI /VR1/k UOFF1.1FNROFFRON2. 输入负载特性输入负载特性 ROFF 称关门电阻。称关门电阻。RI RON 时时，相相应应输输入入端端相相当当于输入高电平。对于输入高电平。对 STTL 系列，系列，RON 2.1 k 。RONROFFUOFF 例例 下图中，已知下图中，已知 ROFF 800 ，RON 3 k ，试对应，试对应 输入波形定性画出输入波形定性画出TTL与非门的输出波形。与非门的输出波形。( (a) )( (b) )tA0.3 V3.6 VO不同不同 TTL 系列，系列， RON、 ROFF 不同。不同。相应输入端相当于
33、输入低电平，相应输入端相当于输入低电平，也即相当于输入逻辑也即相当于输入逻辑 0 。逻辑逻辑0因此因此 Ya 输出恒为高电平输出恒为高电平 UOH 。相应输入端相当于输入高电平，相应输入端相当于输入高电平，也即相当于输入逻辑也即相当于输入逻辑 1 。逻辑逻辑1因此，可画出波形如图所示。因此，可画出波形如图所示。YbtOYatUOHO解：图解：图( (a) )中，中，RI = 300 RON 3 k 3. 负载能力负载能力 负载电流流入与负载电流流入与非门的输出端。非门的输出端。 负载电流从与非门负载电流从与非门的输出端流向外负载。的输出端流向外负载。负载电流流入驱动门负载电流流入驱动门IOL负
34、载电流流出驱动门负载电流流出驱动门IOH输入均为输入均为高电平高电平 输入有输入有低电平低电平 输出为低电平输出为低电平 输出为高电平输出为高电平 灌电流负载灌电流负载拉电流负载拉电流负载 不不管管是是灌灌电电流流负负载载还还是是拉拉电电流流负负载载，负负载载电电流流都都不不能能超超过过其其最最大大允允许许电电流流，否否则则将将导导致致电路不能正常工作，甚至烧坏门电路。电路不能正常工作，甚至烧坏门电路。实用中常用实用中常用扇出系数扇出系数 NOL 表示电路负载能力。表示电路负载能力。门电路输出低电平时允许带同类门电路的个数。门电路输出低电平时允许带同类门电路的个数。 通常按照负通常按照负载电流
35、的流向将载电流的流向将与非门负载分为与非门负载分为 灌电流负载灌电流负载 拉电流负载拉电流负载 推拉输出电路的作用推拉输出电路的作用推推拉拉输输出出电电路路的的主主要要作作用用是是提提高高带带负负载载能能力力。当当电电路路处处于于关关态态时时，输输出出级级工工作作于于射射极极输输出出状状态态，呈呈现现低低阻阻抗抗输输出出；当当电电路路处处于于开开态态时时，V5处处于于饱饱和和状状态态，输输出出电电阻阻也也很很低低。因因此此在在稳稳态时，电路均具有较低的输出阻抗，大大提高了带负载能力。态时，电路均具有较低的输出阻抗，大大提高了带负载能力。推推拉拉输输出出电电路路和和多多发发射射极极晶晶体体管管大
36、大大大提提高高了了电电路路的的开关速度。开关速度。 一一般般TTL与与非非门门的的平平均均延延迟迟时时间间可可以以缩缩短短到到几几十十纳纳秒。秒。ABCV1V2V3V4V5V6VD1VD2VD3R1R2R4R5RBRCB1C1C2E2YVCC+5V2.8 k 900 50 3.5 k 500 250 由由于于三三极极管管存存在在开开关关时时间间，元元、器器件件及及连连线线存存在在一一定定的的寄寄生生电电容容，因因此此输输入入矩矩形脉冲时，输出脉冲将延迟一定时间。形脉冲时，输出脉冲将延迟一定时间。 输入信号输入信号UOm0.5 UOm0.5 UImUIm输出信号输出信号4. 传输延迟时间传输延迟
37、时间 输入电压波形下降沿输入电压波形下降沿 0.5 UIm 处到输出电压上升沿处到输出电压上升沿 0.5 Uom处间隔的时间称处间隔的时间称截止延迟时间截止延迟时间 tPLH。 输入电压波形上升沿输入电压波形上升沿 0.5 UIm 处到输出电压下降沿处到输出电压下降沿 0.5 Uom处间隔的时间称处间隔的时间称导通延迟时间导通延迟时间 tPHL L。平均传输延迟时间平均传输延迟时间 tpd tPHLtPLHtpd 越小，则门电越小，则门电路开关速度越高，工路开关速度越高，工作频率越高。作频率越高。 0.5 UIm0.5 UOm5. 功耗功耗- -延迟积延迟积 常用功耗常用功耗 P 和平均传输延
38、迟时间和平均传输延迟时间 tpd 的乘积的乘积( (简称简称功耗功耗 延迟积延迟积) )来来综合评价门电路的性能，即综合评价门电路的性能，即M = P tpd 性能优越的门电路应具有功耗低、工作速度高的性能优越的门电路应具有功耗低、工作速度高的特点，然而这两者矛盾。特点，然而这两者矛盾。 M 又称品质因素，值越小，说明综合性能越好。又称品质因素，值越小，说明综合性能越好。 2. TTL 集成逻辑门的使用要点集成逻辑门的使用要点 ( (1) )电源电压用电源电压用 + 5 V， 74 系列应满足系列应满足 5 V 5% 。( (2) )输出端的连接输出端的连接 普通普通 TTL 门输出端不允许直
39、接并联使用。门输出端不允许直接并联使用。 三态输出门的输出端可并联使用，但同一时刻只能有三态输出门的输出端可并联使用，但同一时刻只能有一个门工作，其他门输出处于高阻状态。一个门工作，其他门输出处于高阻状态。 集电极开路门输出端可并联使用，但公共输出端和集电极开路门输出端可并联使用，但公共输出端和电源电源 VCC 之间应接负载电阻之间应接负载电阻 RL。 输出端不允许直接接电源输出端不允许直接接电源 VCC 或直接接地。或直接接地。输出电流应小于产品手册上规定的最大值。输出电流应小于产品手册上规定的最大值。 3. 多余输入端的处理多余输入端的处理 与门和与非门的多余输入端接逻辑与门和与非门的多余
40、输入端接逻辑 1 或者与有用输入端并接。或者与有用输入端并接。接接 VCC通过通过 1 10 k 电阻接电阻接 VCC与有用输入端并接与有用输入端并接TTL 电电路路输输入入端端悬悬空空时时相相当当于于输输入入高高电电平平，做做实实验验时时与与门门和和与与非非门门等等的的多多余余输输入入端端可可悬悬空空，但使用中多余输入端一般不悬空，以防止干扰。但使用中多余输入端一般不悬空，以防止干扰。或门和或非门的多余输入端接逻辑或门和或非门的多余输入端接逻辑 0或者与有用输入端并接或者与有用输入端并接 例例 欲用下列电路实现非运算，试改错。欲用下列电路实现非运算，试改错。( (ROFF 700 ，RON
41、2.1 k )解：解：OC 门输出门输出端需外接端需外接上拉电阻上拉电阻RC5.1kY = 1Y = 0 RI RON ，相应输入，相应输入端为高电平。端为高电平。510 RI UGS(th)N +UGS(th)P且且 UGS(th)N =UGS(th)P UGS(th)N增强型增强型 NMOS 管开启电压管开启电压AuIYuOVDDSGDDGSBVPVNB NMOS 管的衬底接管的衬底接电路最低电位，电路最低电位，PMOS管的衬底接最高电位，管的衬底接最高电位，从而从而保证衬底与漏源间保证衬底与漏源间的的 PN 结始终反偏。结始终反偏。.uGSN+- -增强型增强型 PMOS 管开启电压管开
42、启电压uGSP+- -UGS(th)PuGSN UGS(th)N 时，增强型时，增强型 NMOS 管导通管导通uGSN UGS(th)N 时，增强型时，增强型 NMOS 管截止管截止OiDuGSUGS(th)N增强型增强型 NMOS 管管转移特性转移特性 时时, 增强型增强型 PMOS 管导通管导通 时时, 增强型增强型 PMOS 管截止管截止OiDuGSUGS(th)P增强型增强型 PMOS 管管转移特性转移特性AuIYuOVDDSGDDGSBVPVNB( (一一) )电路基本结构电路基本结构 UIL = 0 V，UIH = VDD5.2.3 CMOS 集成逻辑门集成逻辑门电路电路一、一、C
43、MOS反相器反相器AuIYuOVDDSGDDGSVP衬底衬底 BVN衬底衬底 B( (二二) )工作原理工作原理 ROFFNRONPuO+VDDSDDS导通电阻导通电阻 RON 截止电阻截止电阻 ROFFRONNROFFPuO+VDDSDDS可见该电路构成可见该电路构成 CMOS 非门，又称非门，又称 CMOS 反相器。反相器。无论输入高低，无论输入高低，VN、VP 中总有一管截止，使静态漏中总有一管截止，使静态漏极电流极电流 iD 0。因此。因此 CMOS 反相器静态功耗极微小。反相器静态功耗极微小。 输入为低电平，输入为低电平，UIL = 0V 时，时，uGSN = 0V UGS(th)N
44、 , VN 导通，导通，VP 截止，截止， 输入为低电平输入为低电平 UIL = 0 V 时，时，uGSN = 0V 1000门的门的PLD称为称为HDPLD ( (一一) ) 按集成密度分类按集成密度分类 Field Programmable Gate Array，简称，简称 FPGA 。 PROM、PLA、PAL 和和 GAL 均属低密度均属低密度 PLD。5.3.2 可编程逻辑器件的类型可编程逻辑器件的类型在系统可编程逻辑器件在系统可编程逻辑器件普通普通 PLD普通普通 PLD 需要使用编程器进行编程，需要使用编程器进行编程，而而 ISP 器件不需要编程器。器件不需要编程器。 ( (二二
45、) ) 按编程方式分类按编程方式分类即即 In - System Programmable PLD ( (简称简称 ispPLD) ) ( (三三) ) 按可编程部位分类按可编程部位分类按器件内可编程的部位不同分为：按器件内可编程的部位不同分为： 1、 PROM(即可编程即可编程 ROM) 2、 PLA(即即 ProgrammableLogic Array，可编程，可编程逻辑阵列逻辑阵列) 3、 PAL(即即 ProgrammableArray Logic，可编程，可编程阵列逻辑阵列逻辑) 4、GAL(即即Genetic Array Logic，通用阵列逻辑，通用阵列逻辑)PLD 的的 基基
46、本本 结结 构构 图图输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积积项项或或项项输输入入输输出出输入缓冲电路用输入缓冲电路用以产生输入变量的原以产生输入变量的原变量和反变量，并提变量和反变量，并提供足够的驱动能力。供足够的驱动能力。 输入缓冲电路输入缓冲电路 ( (a) )一般画法一般画法 ( (b) )PLD 中的习惯画法中的习惯画法( (a) )( (b) )AAAAAA5.3.3 可编程逻辑器件的基本结构和编程原理可编程逻辑器件的基本结构和编程原理由由多多个个多多输输入入与与门门组组成成，用用以以产产生生输输入入变变量量的各乘积项。的各乘积项。例例如如 CA
47、BCCABBAW7 = ABCABCW0 =与阵列与阵列PLD 的的 基基 本本 结结 构构 图图输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积积项项或或项项输输入入输输出出5.3.3 可编程逻辑器件的基本结构和编程原理可编程逻辑器件的基本结构和编程原理PLD 器件中连接的习惯画法器件中连接的习惯画法固定连接固定连接 可编程连接可编程连接 断开连接断开连接PLD 中与门和或门的习惯画法中与门和或门的习惯画法( (a) )( (b) )YCABCBAACBYYYCBA1由多个多输由多个多输入与门组成，用入与门组成，用以产生输入变量以产生输入变量的各乘积项。的各乘积项。
48、PLD 的的 基基 本本 结结 构构 图图输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积积项项或或项项输输入入输输出出CABCCABBAW7 = ABCABCW0 =与阵列的与阵列的PLD 习惯画法习惯画法5.3.3 可编程逻辑器件的基本结构和编程原理可编程逻辑器件的基本结构和编程原理由图可得由图可得 Y1 = ABC + ABC + ABC Y2 = ABC + ABC Y3 = ABC + ABC例例如如 ABCY3Y2Y1与阵列与阵列或阵列或阵列PLD 的的 基基 本本 结结 构构 图图输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积
49、积项项或或项项输输入入输输出出由多个多输由多个多输入或门组成，用入或门组成，用以产生或项，即以产生或项，即将输入的某些乘将输入的某些乘积项相加。积项相加。5.3.3 可编程逻辑器件的基本结构和编程原理可编程逻辑器件的基本结构和编程原理 由由 PLD 结构可知，从输出端可得到输入变结构可知，从输出端可得到输入变量的乘积项之和，因此可实现任何组合逻辑函数。量的乘积项之和，因此可实现任何组合逻辑函数。再配以触发器，就可实现时序逻辑函数。再配以触发器，就可实现时序逻辑函数。PLD 的的 基基 本本 结结 构构 图图输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积积项项或或项项
50、输输入入输输出出PLD 的的输输出出回回路路因因器器件件的的不不同同而而有有所所不不同同，但但总体可分为固定输出和可组态输出两大类。总体可分为固定输出和可组态输出两大类。5.3.3 可编程逻辑器件的基本结构和编程原理可编程逻辑器件的基本结构和编程原理5.3.4 可编程可编程ROM 内内部部的的或或阵阵列列可可编编程程，与与阵阵列列和和输输出出电电路路固固定定， 其编程数据只能写一次。其编程数据只能写一次。5.3.5 PLA(可编程逻辑阵列可编程逻辑阵列) 内内部部的的与与阵阵列列和和或或阵阵列列均均可可编编程程，输输出出电电路路固固定，定， 其编程数据只能写一次。其编程数据只能写一次。5.3.
51、6 PAL(可编程阵列逻辑可编程阵列逻辑) 内内部部的的与与阵阵列列可可编编程程，而而或或阵阵列列和和输输出出电电路路固固定，定， 其编程数据只能写一次。其编程数据只能写一次。5.3.7 GAL(通用阵列逻辑通用阵列逻辑 普通型普通型)简介简介 内内部部的的与与阵阵列列可可编编程程，输输出出电电路路可可组组态态输输出出，采采用用了了电电擦除擦除可重复编程，但或阵列固定不能编程。可重复编程，但或阵列固定不能编程。 由由于于GAL工工作作速速度度高高、价价格格低低、具具有有强强大大的的编编程程工工具具和和软软件件支支撑撑，在在电电路路结结构构上上用用可可编编程程的的输输出出逻逻辑辑宏宏单单元元取取
52、代代了了固固定定输输出出电电路路，因因而而功功能能相相对对于于PROM、PLA和和PAL等等可可编编程器件更强。程器件更强。称为称为通用可编程逻辑器件通用可编程逻辑器件。 目前低密度的可编程逻辑器件多用目前低密度的可编程逻辑器件多用 GAL。 GAL器器件件分分两两大大类类：一一类类为为普普通通型型GAL，其其与与或或阵阵列列结结构构与与PAL相相似似，如如GAL16V8（V表表示示输输出出方方式式可可变变）、GAL20V8 、ispGAL16Z8都都属属于于这这一一类类；另另一一类类为为新新型型GAL，其其与与或或阵阵列列均均可可编编程程， 与与PLA结结构构相相似似，主主要要有有GAL39
53、V8。 一、一、GAL可编程逻辑器件可编程逻辑器件 采用采用 CMOS E2PROM 工艺，工艺，可电擦除、可重复编程。可电擦除、可重复编程。 二二 GAL16V8 简介简介1. GAL16V8 引脚图引脚图VCCGAL16V8 I/OI/OI/OOEI/OI/OI/OI/OI/OCLKIIIIIIIIGND12345678910111220191817161514138 个输入端个输入端8 个个 I/O 端端1 个时钟输入端个时钟输入端1 个输出使能控制输入端个输出使能控制输入端GAL16V8可编程与阵列可编程与阵列(64 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/
54、O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 112. GAL16V8 逻辑图逻辑图输出逻辑宏单元输出逻辑宏单元( (即即 Output Logic Macro- Cell，简称，简称 OLMC) )与阵列与阵列 输入电路输入电路可编程与阵列可编程与阵列(64 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 112. GAL16V8 逻辑图逻辑图 OLMC 中含有或门、中含有或门、D 触发器和多路选择器等，触发器和多路选择器等
55、，通过对通过对 OLMC 编程可得编程可得到组合电路输出、时序电到组合电路输出、时序电路输出、双向路输出、双向 I/O 端等多端等多种工作组态。种工作组态。可编程与阵列可编程与阵列(64 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 112. GAL16V8逻辑图逻辑图与阵列的作用是产生与阵列的作用是产生输入信号的乘积项。其输输入信号的乘积项。其输入信号为入信号为 8 个输入端提供个输入端提供的原、反变量的原、反变量和和 8 个反馈个反馈输入端提供的原、反变量输入端提供的原、
56、反变量。产生这些变量的哪些乘积产生这些变量的哪些乘积项，则由对与阵列的编程项，则由对与阵列的编程决定。决定。 时钟输入端，提供时序电路所需要的时钟信号。时钟输入端，提供时序电路所需要的时钟信号。输出使能控制输入端。输出使能控制输入端。它作为全局控制信号控制各它作为全局控制信号控制各 I/O 端的工作方式。端的工作方式。了解现场可编程门阵列器件（了解现场可编程门阵列器件（FPGA）的结构）的结构了解复杂可编程逻辑器件（了解复杂可编程逻辑器件（CPLD）的结构）的结构5.4 CPLD/FPGA的基本结构的基本结构了解了解FPGA和和CPLD的比较的比较了解了解CPLD在系统逻辑电路在系统逻辑电路
57、FPGA现场可编程逻辑电路现场可编程逻辑电路了解了解FPGA现场可编程逻辑电路现场可编程逻辑电路 FPGA现场可编程逻辑电路现场可编程逻辑电路可编程逻辑器件的参数指标可编程逻辑器件的参数指标 阵列扩展型阵列扩展型HDPLDHDPLD包括包括EPLDEPLD和和CPLDCPLD，CPLDCPLD在在PALPAL、GALGAL结构的基础上扩展或改进而成的。基本结构与结构的基础上扩展或改进而成的。基本结构与PALPAL和和GALGAL类似，均由类似，均由可编程的与阵列、固定的或阵列和逻辑宏单可编程的与阵列、固定的或阵列和逻辑宏单元元组成，但集成度大得多。组成，但集成度大得多。 EPLDEPLD采用采
58、用EPROMEPROM工艺工艺。与。与GALGAL相比，大量增加了相比，大量增加了OLMCOLMC的数目，增加了对的数目，增加了对OLMCOLMC中寄存器的异步复位和异步置中寄存器的异步复位和异步置位功能，其位功能，其OLMCOLMC使用更灵活。使用更灵活。缺点内部互连性较差缺点内部互连性较差。 CPLDCPLD采用采用E E2 2PROMPROM工艺工艺。与。与EPLDEPLD相比，增加了内部连相比，增加了内部连线，对逻辑宏单元和线，对逻辑宏单元和I/OI/O单元均作了重大改进。内部资单元均作了重大改进。内部资原原互连性互连性比比EPLDEPLD有较大的改进。有较大的改进。5.4.1 阵列扩
59、展型阵列扩展型CPLD的基本结构的基本结构 CPLD的基本结构的基本结构逻辑阵列块逻辑阵列块(LAB) (LAB) 5.4.2 现场可编程门阵列现场可编程门阵列FPGA的基本结构的基本结构 FPGAFPGA由由可可配配置置逻逻辑辑块块CLBCLB、输输入入/ /输输出出模模块块IOBIOB和和互互连连资源资源IRIR三部分组成。三部分组成。 可可配配置置逻逻辑辑块块CLBCLB是是实实现现用用户户功功能能的的基基本本单单元元，它它们通常规则地排列成一个阵列，散布于整个芯片。们通常规则地排列成一个阵列，散布于整个芯片。 可可编编程程输输入入/ /输输出出模模块块(IOB)(IOB)主主要要完完成
60、成芯芯片片上上逻逻辑辑与与外部封装脚的接口，它通常排列在芯片的四周。外部封装脚的接口，它通常排列在芯片的四周。 可可编编程程互互连连资资源源(IR)(IR)包包括括各各种种长长度度的的连连线线线线段段和和一一些些可可编编程程连连接接开开关关，它它们们将将各各个个CLBCLB之之间间或或CLBCLB、IOBIOB之之间间以及以及IOBIOB之间连接起来，构成特定功能的电路。之间连接起来，构成特定功能的电路。 FPGA基本结构CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可编程开关矩阵可编程开关矩阵可编程输入可编程输入/输出模块输出模块IOB互连资
61、源互连资源ICR可配置逻辑模块可配置逻辑模块CLBFPGA器件基本结构器件基本结构5.4.3 CPLD/FPGA的比较的比较 阵列型阵列型 CPLD的可编程区域是采用的可编程区域是采用E2PROM工艺工艺E2PROM工艺，所以，掉电后数工艺，所以，掉电后数据可永久保存。据可永久保存。 FPGA的编程区域在掉电以后，数据就丢失，的编程区域在掉电以后，数据就丢失，所以，所以， FPGA的配置数据都存储在片外的的配置数据都存储在片外的EPROM、E2PROM或计算机软、硬盘中。工或计算机软、硬盘中。工作时可以控制加载过程，在现场修改器件的逻作时可以控制加载过程，在现场修改器件的逻辑功能。辑功能。即即
62、现场编程现场编程 CPLD 实现逻辑控制的能力强。实现逻辑控制的能力强。 FPGA实现数据处理能力强；实现数据处理能力强；5.4.4 CPLD在系统逻辑电路在系统逻辑电路 由于由于CPLD可编程逻辑器件分为普通可编程逻辑器件分为普通CPLD和带有下载编程接口的和带有下载编程接口的CPLD，即，即ISP-CPLD 。 普通普通CPLD的编程下载需用相应的编程器，的编程下载需用相应的编程器，ISP CPLD不需要编程器，直接通过自带的编不需要编程器，直接通过自带的编程下载口就可以将数据写入器件中，而且升级程下载口就可以将数据写入器件中，而且升级修改方便。修改方便。 ISP-CPLD器件由于密度和性
63、能持续提高，器件由于密度和性能持续提高，价格持续降低，开发工具不断完善，因此正得价格持续降低，开发工具不断完善，因此正得到越来越广泛的应用到越来越广泛的应用。5.4.5 FPGA现场可编程逻辑电路现场可编程逻辑电路 FPGA现场可编程逻辑电路是由许多独立的现场可编程逻辑电路是由许多独立的可编程逻辑模块组成，可通过编程将这些模块连可编程逻辑模块组成，可通过编程将这些模块连接成所需要的数字系统。接成所需要的数字系统。 FPGA具有集成度高，编程速度快，设计灵具有集成度高，编程速度快，设计灵活及可再配置等特点。活及可再配置等特点。 FPGA广泛广泛地应用在网络路由器、电信交换地应用在网络路由器、电信
64、交换机等大型数字设备上。机等大型数字设备上。5.4.6 可编程逻辑器件的主要参数指标可编程逻辑器件的主要参数指标1、器件的逻辑资源量、器件的逻辑资源量 考虑的是所选的器件的逻辑资源量是否满足本系统的要求。2、芯片速度、芯片速度 具体设计中应对芯片速度的选择有一综合考虑，并不是速度越高越好。芯片速度的选择应与所设计的系统的最高芯片速度的选择应与所设计的系统的最高工作速度相一致。工作速度相一致。3、器件功耗、器件功耗 CPLD的工作电压多为5 V，而FPGA的工作电压的流行趋势是越来越低，3.3 V和2.5 V的低工作电压的FPGA的使用已十分普遍。因此，就低功耗、高集成度方面，FPGA具有绝对的
65、优势。5.5 VHDL基本门电路基本门电路 基本门电路用基本门电路用VHDL语言来描述十分方便。语言来描述十分方便。使用VHDL中定义的逻辑运算符，同时实现一个与门、或门、与非门、或非门、异或门及反相器的逻辑。【例】LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY GATE ISPORT (A，B：IN STD_LOGIC； YAND,YOR,YNAND,YNOR,YNOT,YXOR：OUT STD_LOGIC)；END ENTITY GATE；ARCHITECTURE ART OF GATE IS BEGIN YAND=A AND B； -与门输
66、出 YOR=A OR B； -或门输出 YNAND=A NAND B； -与非门输出 YNOR=A NOR B； -或非门输出 YNOT=NOT B； -反相器输出 YXOR=A XOR B； -异或门输出 END ARCHITECTURE ART；门电路是组成数字电路的基本单元之一，最基门电路是组成数字电路的基本单元之一，最基本的逻辑门电路有与门、或门和非门。实用中本的逻辑门电路有与门、或门和非门。实用中通常采用集成门电路，常用的有通常采用集成门电路，常用的有与非门与非门、或非或非门门、与或非门与或非门、异或门异或门、输出开路门输出开路门、三态门三态门和和 CMOS 传输门传输门等。门电路的
67、等。门电路的学习重点是常学习重点是常用集成门的逻辑功能、外特性和应用方法。用集成门的逻辑功能、外特性和应用方法。 本章小结本章小结TTL 数字集成电路主要有数字集成电路主要有 CT74 标准系列、标准系列、CT74L 低功耗系列、低功耗系列、CT74H 高速系列、高速系列、CT74S 肖特基系列、肖特基系列、CT74LS 低功耗肖特基低功耗肖特基系列、系列、CT74AS 先进肖特基系列和先进肖特基系列和 CT74ALS先进低功耗肖特基系列。其中，先进低功耗肖特基系列。其中，CT74L 系列系列功耗最小，功耗最小，CT74AS 系列工作频率最高。系列工作频率最高。 通常用功耗通常用功耗 - -
68、延迟积来综合评价门电路性能。延迟积来综合评价门电路性能。 CT74LS 系列功耗系列功耗- -延迟积很小、性能优越、延迟积很小、性能优越、品种多、价格便宜，实用中多选用之。品种多、价格便宜，实用中多选用之。ALSTTL 系列性能更优于系列性能更优于 LSTTL，但品种少、价格较高。但品种少、价格较高。CMOS 数数字字集集成成电电路路主主要要有有 CMOS4000 系系列列和和HCMOS 系系列列。CMOS4000 系系列列工工作作速速度度低低，负负载载能能力力差差，但但功功耗耗极极低低、抗抗干干扰扰能能力力强强，电电源源电电压压范范围围宽宽，因因此此，在在工工作作频频率率不不高高的的情情况况
69、下下应应用用很很多多。CC74HC 和和 CC74HCT 两两个个系系列列的的工工作作频频率率和和负负载载能能力力都都已已达达到到 TTL 集集成成电电路路 CT74LS的的水水平平，但但功功耗耗、抗抗干干扰扰能能力力和和对对电电源源电电压压变变化化的的适适应应性性等等比比 CT74LS 更更优优越越。因因此此，CMOS 电电路路在在数数字字集集成成电电路路中中，特特别别是是大大规规模模集集成成电电路路应应用用更更广广泛泛，已已成成为为数数字字集集成成电路的发展方向。电路的发展方向。 应用集成门电路时，应注意：应用集成门电路时，应注意： TTL电路只能用电路只能用5 V( (74系列允许误差系
70、列允许误差5%) )；CMOS4000 系系列列可可用用 3 15 V；HCMOS系系列列可可用用 2 6 V；CTMOS 系系列列用用 4.5 5.5 V。一一般般情情况况下下，CMOS 门门多多用用 5 V，以便与以便与 TTL 电路兼容电路兼容。 ( (1) )电源电压的正确使用电源电压的正确使用 ( (2) )输出端的连接输出端的连接 开路门的输出端可并联使用实现线与开路门的输出端可并联使用实现线与，还可用来驱动需，还可用来驱动需要一定功率的负载。要一定功率的负载。 三态输出门的输出端也可并联，用来实现总线结构，三态输出门的输出端也可并联，用来实现总线结构，但三态输出门必须分时使能。但
71、三态输出门必须分时使能。使用三态门时，需注使用三态门时，需注意使能端的有效电平。意使能端的有效电平。 普通门普通门( (具有推拉式输出结构具有推拉式输出结构) )的输出端不的输出端不允许直接并联实现线与允许直接并联实现线与。电路类型电路类型电源电电源电压压/V传输延传输延迟时间迟时间/ns静态功耗静态功耗/mW功耗延迟积功耗延迟积/mW-ns直流噪声容限直流噪声容限 输出逻输出逻辑摆幅辑摆幅/VVNL/VVNH/VTTLCT54/74510151501.22.23.5CT54LS/74LS57.52150.40.53.5HTL158530255077.513ECLCE10K系列系列5.2225
72、500.1550.1250.8CE100K系列系列4.50.7540300.1350.1300.8CMOSVDD=5V5455103225 1032.23.45VDD=15V151215103180 1036.59.015高速高速CMOS5811038 1031.01.55 各类数字集成电路主要性能参数比较表( (3) ) 闲置输入端的处理闲置输入端的处理 ( (4) )信号信号的正确使用的正确使用 TTL 电路输入端悬空时相当于输入高电平，电路输入端悬空时相当于输入高电平，CMOS 电路多余输入端不允许悬空。电路多余输入端不允许悬空。 CMOS电路多余输电路多余输入端与有用入端与有用输入端的
73、并输入端的并接仅适用于接仅适用于工作频率很工作频率很低的场合。低的场合。数数字字电电路路中中的的信信号号有有高高电电平平和和低低电电平平两两种种取取值值，高高电电平平和和低低电电平平为为某某规规定定范范围围的的电电位位值值，而而非非一一固固定定值值。门门电电路路种种类类不不同同，高高电平和低电平的允许范围也不同。电平和低电平的允许范围也不同。 或门和或非门或门和或非门与门和与非门与门和与非门多余输入端接地或多余输入端接地或与有用输入端并接与有用输入端并接多余输入端接正电源多余输入端接正电源或与有用输入端并接或与有用输入端并接UILUOFFUIHUONUILUSLUIHUSH通通常常以以保保证证
74、有有较较大大的的噪声容限噪声容限噪声容限越大，则电路抗干扰能力越强。噪声容限越大，则电路抗干扰能力越强。UIL UOL 0 VUIH UOH VDD UNL UNH VDD / 2 ，噪声容限很大，噪声容限很大， 因此电路抗干扰能力很强。因此电路抗干扰能力很强。CMOS 传输门既可传输数字信号，传输门既可传输数字信号，也可传输模拟信号。也可传输模拟信号。 当当输输入入端端外外接电阻接电阻 RI 时时RI ROFF 相当于输入逻辑相当于输入逻辑 0RI RON 相当于输入逻辑相当于输入逻辑 1TTL 电电 路路CMOS 电电路路CMOS 门电路由于输入电流为门电路由于输入电流为零零，因此不存在开
75、门电阻和关门电阻。因此不存在开门电阻和关门电阻。PLD 由由与与阵阵列列、或或阵阵列列和和输输入入输输出出电电路路组组成成。输输入入电电路路主主要要产产生生输输入入变变量量的的原原变变量量和和反反变变量量，并并提提供供一一定定的的输输入入驱驱动动能能力力，与与阵阵列列用用于于产产生生逻逻辑辑函函数数的的乘乘积积项项，或或阵阵列列用用于于获获得得积积之之和和，因因此此，从从原原理理上上讲讲，可可编编程程逻逻辑辑器器件件可可以以实实现现任任何何组组合合逻逻辑辑函函数数。输输出出电电路路可可提提供供多多种种不不同同的的输输出出结结构构，其其中中可可包包含含触触发发器器，从从而而使使 PLD 也能实现
76、时序逻辑功能。也能实现时序逻辑功能。PLD 根根据据可可编编程程部部位位不不同同，分分为为半半场场可可编编程程和和全全场场可可编编程程器器件件。 PROM、PAL 和和 GAL 只只有有一一种种阵阵列列可可编编程程，称称为为半半场场可可编编程程逻逻辑辑器器件件，PLA 的的与与阵阵列列和和或或阵阵列列均均可可编编程程，称称为为全全场场可可编编程程逻逻辑辑器器件件。全全场场可可编编程程器器件件由由于于技技术术复复杂杂，价价格格昂昂贵贵，加加上上编编程程软软件件不不够够成成熟熟，因因此此使使用用很很少少。而而半半场场可可编编程程器器件件简简单单、经经济济、编编程程软软件件丰丰富富且且成成熟熟，因因
77、而而应应用用广广泛泛，其其中中最最为为常常用用的的是是 GAL 。 GAL 具具有有可重复编程和输出可组态的优点。可重复编程和输出可组态的优点。PLD采采用用 PROM 工工艺艺的的称称为为一一次次可可编编程程器器件件( (又又简简称称 OTP 芯芯片片，OTP 是是 Only Time Programmable 的的缩缩写写) )，如如 PAL 等等器器件件。采采用用 E2PROM 工工艺艺的的为为可可重重复复编编程程的的可可编编程器件，如程器件，如 GAL、ISP-PLD 系列器件等。系列器件等。ISP-PLD 不需要编程器，可直接对用户板不需要编程器，可直接对用户板上的器件进行编程，可在不改动硬件电路上的器件进行编程，可在不改动硬件电路的情况下，实现对产品的改进和升级。它的情况下，实现对产品的改进和升级。它由于具有集成密度高、工作速度快、编程由于具有集成密度高、工作速度快、编程方法先进、设计周期短等一系列优点，发方法先进、设计周期短等一系列优点，发展非常迅速，前景十分看好。展非常迅速，前景十分看好。
