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1、CMOS集成电路版图集成电路版图邓军勇邓军勇029-85383437-概念、方法与工具概念、方法与工具第第6 6章章 数字数字ICIC后端流程后端流程2024/8/251CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系数字数字IC后端流程后端流程 PlacementDesign planningCTS RouteDFM & Chip Finishing Data Setup2024/8/252CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系基于基于ICC的数字的数字IC后端设计流程后端设计流程Use IC Compiler to perf
2、orm placement, DFT, CTS, routing and optimization, achieving timing closure for designs with moderate to high design challenges.2024/8/253CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系基于基于ICC的数字的数字IC后端设计流程后端设计流程There is no “golden script” for physical design2024/8/254CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Da
3、ta Setup布局布线的准备工作，读入网表，跟Foundry提供的STD Cell、Pad库以及Macro库进行映射。2024/8/255CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Data Setup后端设计数据准备后端设计数据准备设计网表 gate-level netlist设计约束文件 SDC file物理库文件 sc.lef/io.lef/macro.lef时序库文件 sc.lib/io.lib/macro.libI/O文件 I/O constraints file（.tdf）工艺文件 technology file（.tf）RC模型文件 TLU+20
4、24/8/256CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Data SetupLogical LibrariesProvide timing and functionality information for all standard cells (and, or, flipflop, )Provide timing information for hard macros (IP, ROM, RAM, )Define drive/load design rules: Max fanout Max transition Max/Min capacitanceAr
5、e usually the same ones used by Design Compiler during synthesisAre specified with variables: target_library link_library2024/8/257CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Data Setup逻辑单元库：一个完整的单元库由不同的功能电路所组成，种类和数量很多，根据其应用可分为三类：标准单元（standard cells）组合逻辑时序逻辑模块宏单元（macro block）ROMRAM专用模块（如ASSP、DSP等）Black bo
6、x商业IP（如ARM、标准单元等）模拟模块（如PLL、振荡器等）输入输出单元（I/O pad cell）输入输出三态双向考虑考虑ESD2024/8/258CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Data SetupPhysical Reference Libraries2024/8/259CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Data Setup物理单元库：和逻辑单元库分类相同，但也包括一些特殊单元，在后端物理实现中的作用有别于其他逻辑电路填充单元（filler/spacer）I/O spacer用于填充I/O单元之间的
7、空隙以形成power ring标准单元filler cell与逻辑无关，用于把扩散层连接起来满足DRC规则和设计需求，并形成power rails电压钳位单元（tie-high/tie-low）二极管单元（diode），对违反天线规则的栅输入端加入反偏二极管，避免天线效应将栅氧击穿时钟缓冲单元（clock buffer/clock inverter）：为最小化时钟偏差（skew），插入时钟缓冲单元来减小负载和平衡延时延时缓冲单元（delay buffer）：用于调节时序阱连接单元（well-tap cell）：主要用于限制电源或地与衬底之间的 电阻大小，减小latch-up效应电压转换单元（l
8、evel-shifter）：多用于低功耗设计2024/8/2510CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Data Setup库文件时序库：描述单元库中各个单元时序信息的文件。时序库：描述单元库中各个单元时序信息的文件。（.lib库）库）单元延时单元延时互连线延时互连线延时物理库：是对版图的抽象描述，她使自动布局布线成物理库：是对版图的抽象描述，她使自动布局布线成为可能且提高了工具效率（为可能且提高了工具效率（.lef库），包含两部分库），包含两部分技术技术LEF：定义布局布线的设计规则和：定义布局布线的设计规则和foundry的工艺信息的工艺信息单元单元L
9、EF：定义：定义sc、macro、I/O和各种特殊单元的物理信息，和各种特殊单元的物理信息，如对称性、面积大小、布线层、不可布线区域、天线效应参数如对称性、面积大小、布线层、不可布线区域、天线效应参数等等2024/8/2511CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Data SetupThe Technology File (.tf file)：The technology file is unique to each technology；Contains metal layer technology parameters: Number and name
10、 designations for each layer/via Physical and electrical characteristics of each layer/via Design rules for each layer/Via (Minimum wire widthsand wire-to-wire spacing, etc.) Units and precision for electrical units Colors and patterns of layers for display 2024/8/2512CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电
11、大学微电子学系1. Specify the Logical Libraries2024/8/2513CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系2. Define logic0 and logic12024/8/2514CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系3. Create a “Container”: The Design Library2024/8/2515CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系4. Specify TLU+ Parasitic RC Model FilesTLU+
12、 is a binary table format that stores the RC coefficients2024/8/2516CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Timing is Based on Cell and Net Delays2024/8/2517CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系5. Create Design CEL2024/8/2518CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系6. Verify Logical Libraries Are Loaded
13、2024/8/2519CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系7. Define Logical Power/Ground Connections2024/8/2520CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系8. Apply and Check Timing Constraints2024/8/2521CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系9. Remove Unwanted “Ideal Net/Networks”2024/8/2522CMOS集成电路版图集成电路版图西安邮电大学微电
14、子学系西安邮电大学微电子学系10. Save the DesignIts good practice to save the design after each key design phase, for example: data setup, design planning, placement, CTS and routing: Note: The open cell is still the original ORCA cell !save_mw_cel as ORCA_data_setup2024/8/2523CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学
15、系数字数字IC后端流程后端流程 PlacementDesign planningCTS RouteDFM & Chip Finishing Data Setup2024/8/2524CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Design Planning芯片设计的物理实施通常被简称为布局布线芯片设计的物理实施通常被简称为布局布线（P&R，Place-and-Route），而），而P&R之前的大之前的大量工作，包括量工作，包括Data Setup、Floor-plan、power-plan亦非常关键。亦非常关键。布图规划的主要内容包括芯片大小（布图规划的主要内容
16、包括芯片大小（die size）的规划、的规划、I/O规划、大量硬核或模块（规划、大量硬核或模块（hard core、block）的规划等，是对芯片内部结构的完整规）的规划等，是对芯片内部结构的完整规划和设计。划和设计。布图规划的合理与否直接关系到芯片的时序收布图规划的合理与否直接关系到芯片的时序收敛、布线通畅（敛、布线通畅（timing and routability）。）。Create a floorplan that is likely to be routable and achieve timing closure2024/8/2525CMOS集成电路版图集成电路版图西安邮电大学微电
17、子学系西安邮电大学微电子学系ICC TerminologyDesign planning is the iterative process of creating a floorplan。A chip-level floorplan entails defining: Core size, shape and placement rows Periphery: IO, power, corner and filler pad cell locations Macro cell placement Power grid (rings, straps, rails)A physical desig
18、n, or layout, is the result of a synthesized netlist that has been placed and routed2024/8/2526CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Create Physical-only Pad CellsPhysical-only pad cells (VDD/GND, corner cells) are not part of the synthesized netlist Must be created prior to specifying the pad cell
19、locationsopen_mw_cel DESIGN_data_setupcreate_cell vss_l vss_r vss_t vss_b pv0icreate_cell vdd_l vdd_r vdd_t vdd_b pvdicreate_cell CornerLL CornerLR CornerTR CornerTL pfrelr2024/8/2527CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Specify Pad Cell Locations2024/8/2528CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Init
20、ialize the Floorplan2024/8/2529CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Core Area Parameters2024/8/2530CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Floorplan After Initialization2024/8/2531CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Insert Pad Filler Cellsinsert_pad_filler cell “fill5000 fill2000 fill1000 . 2024/8/
21、2532CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Constraining Macros：Manually2024/8/2533CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Macro Constraints: Anchor Bound Option2024/8/2534CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Macro Constraints: Side Channel OptionSide channels are regions along the core edges where pla
22、cement of macros is not allowed.set_fp_macro_array name ARRAY_A elements get_cells “A1 A2 A3” set_fp_macro_options ARRAY_A side_channel “0 80 30 40”2024/8/2535CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系电源规划电源规划电源规划是给整个芯片的供电设计出一个电源规划是给整个芯片的供电设计出一个均匀的网络。均匀的网络。电源预算（电源预算（power budgeting），商用惯），商用惯例为误差在例为误差在5%
23、，包括，包括从电源网络和PCB板级到封装bonding之间的波动（1%）电源I/O单元和电源环之间的波动（1%）最终到sc之间的电压降（3%）2024/8/2536CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系电源网络设计电源网络设计全局电源全局电源电源环线（电源环线（power ring）指为了均匀供电，）指为了均匀供电，包围在包围在sc周围的环形供电金属，用于连接周围的环形供电金属，用于连接电源电源I/O单元和单元和sc的的followingpins电源条线（电源条线（power strips）指芯片内部纵）指芯片内部纵横交错的电源网格（横交错的电源网格（po
24、wer grid）2024/8/2537CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Power plan2024/8/2538CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Write Out Floorplan and DEF Files设计交换格式设计交换格式DEF（design exchange format）文件是由）文件是由Cadence公司开发的用于公司开发的用于描述文件物理设计信息的一种文件格式。描述文件物理设计信息的一种文件格式。DEF描述了芯片的描述了芯片的die area、row、tracks、components
25、、nets等等对于设计者而言，有了对于设计者而言，有了LEF和和DEF文件就可以完整的了解一个设计文件就可以完整的了解一个设计2024/8/2539CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系数字数字IC后端流程后端流程 PlacementDesign planningCTS RouteDFM & Chip Finishing Data Setup2024/8/2540CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Placement布局的主要任务是布局的主要任务是sc的摆放和优化的摆放和优化布局算法一直是布局算法一直是EDA设计中的
26、研究重点，目前仍在发展。设计中的研究重点，目前仍在发展。 In most situations macro cell placement is determined during design planning and their placement is “fixed” It is a good practice to fix all macro placements again, just in case.2024/8/2541CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Placement2024/8/2542CMOS集成电路版图集成电路版图西安邮电大学微电
27、子学系西安邮电大学微电子学系数字数字IC后端流程后端流程 PlacementDesign planningCTS RouteData Setup2024/8/2543CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系芯片中的时钟网络要驱动电路中所有的时序单芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟负载延时很大并且不平衡，需要元，所以时钟负载延时很大并且不平衡，需要插入缓冲器减小负载和平衡延时。插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。时钟网络及其上的缓冲器构成了时钟树。CTS的目的是为了减小时钟偏差（的目的是为了减小时钟偏差（cloc
28、k skew）时钟信号定义SDCCTS策略时钟树分析 Clock Tree Synthesis2024/8/2544CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Starting Point before CTSAll clock pins are driven by a single clock source.2024/8/2545CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系Clock Tree Synthesis (CTS)A buffer tree is built to balance the loads and minim
29、ize the skew.2024/8/2546CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系CTS2024/8/2547CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系数字数字IC后端流程后端流程 PlacementDesign planningCTS RouteData Setup2024/8/2548CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系布线是继布局和时钟树综合之后的重要物布线是继布局和时钟树综合之后的重要物理实施任务，其内容是将分布在芯片核内理实施任务，其内容是将分布在芯片核内的模块、标准单
30、元和输入输出接口单元的模块、标准单元和输入输出接口单元（I/O pad）按逻辑关系进行互连，其要）按逻辑关系进行互连，其要求是求是100%地完成他们之间的所有逻辑信地完成他们之间的所有逻辑信号的互连，并为满足各种约束条件进行优号的互连，并为满足各种约束条件进行优化。化。 Routing2024/8/2549CMOS集成电路版图集成电路版图西安邮电大学微电子学系西安邮电大学微电子学系进行消除布线拥塞（进行消除布线拥塞（congestion）、优化时序、）、优化时序、减小耦合效应（减小耦合效应（coupling）、消除串扰）、消除串扰（crosstalk）、降低功耗、保证信号完整性）、降低功耗、保
31、证信号完整性（signal integrity）、预防）、预防DFM问题和提高良品率问题和提高良品率等布线的优化工作是衡量布线质量的重要指标。等布线的优化工作是衡量布线质量的重要指标。 RoutingVLSI电路多层布线采用自动布线方法，在实施过程中，它电路多层布线采用自动布线方法，在实施过程中，它被分为全局布线（被分为全局布线（global routing）、详细布线（）、详细布线（detail routing）和布线修正（）和布线修正（search and repair）三个步骤来完）三个步骤来完成。自动布线的质量依赖于布局的效果以及成。自动布线的质量依赖于布局的效果以及EDA工具所采工具所采用的布线算法和优化方法。用的布线算法和优化方法。2024/8/2550
