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1、本章(bn zhn)重点深入讨论CMOS逻辑系列静态和动态、传输晶体管、无比(wb)和有比逻辑优化逻辑门的面积、速度、能量或稳定性低功耗高性能的电路设计技术第1页/共88页第一页，共89页。6.1 引言(ynyn)组合电路(非再生(zishng)电路)的特点时序电路(再生(zishng)电路)的特点评价一个逻辑门的设计指标不同的应用会有不同的重点指标Output = f(In) Output = f(In, Previous In)CombinationalLogicCircuitOutInCombinationalLogicCircuitOutInState(a)(a)组合电路组合电路 (b
2、)(b)时序电路时序电路第2页/共88页第二页，共89页。6.2 静态(jngti)CMOS设计静态CMOS 每一时刻每个门的输出通过一个低阻路径连到VDD或VSS上同时在任何时候该门的输出即为该电路实现的布尔函数值动态CMOS 把信号值暂时存放在高阻抗(zkng)电路节点的电容上所形成的门比较简单且比较快速对噪声敏感程度增加本节讨论的静态电路类型的设计：互补CMOS有比逻辑(伪NMOS和DCVSL)传输管逻辑第3页/共88页第三页，共89页。6.2.1 互补(h b)CMOS概念：静态CMOS门是上拉网络(PUN)和下拉网络(PDN)的组合PUN和PDN网络是以相互排斥的方式构成(guchn
3、g)的在稳定状态时输出节点总是一个低阻节点VDDF(In1,In2,InN)In1In2InNIn1In2InNPUNPDN由由PMOS管构成管构成上拉网络：每当上拉网络：每当F(In1,In2,InN) = 1时，它时，它将提供一条在输出和将提供一条在输出和VDD之间的通路之间的通路 由由NMOS管构成管构成下拉网络：每当下拉网络：每当F(In1,In2,InN) = 0时，它时，它将提供一条在输出和将提供一条在输出和GND之间的通路之间的通路第4页/共88页第四页，共89页。 在构成PUN和PDN网络(wnglu)时应当记住以下几点：晶体管可以看成是由其栅信号控制的开关PDN由NMOS器件
4、构成，而PUN由PMOS器件构成。理由是NMOS管产生“强零”而PMOS管产生“强1”(b) (b) 利用利用NMOSNMOS和和PMOSPMOS开关上拉一个开关上拉一个(y )(y )节点节点VDDVDD 0PDN0 VDDCLCLPUNVDD0 VDD - VTnCLVDDVDDVDD |VTp|CLSDSDVGSSSDDVGS(a) (a) 利用利用NMOSNMOS和和PMOSPMOS开关开关(kigun)(kigun)下拉一个节点下拉一个节点第5页/共88页第五页，共89页。NMOS逻辑规则：串联器件实现AND操作，并联器件实现OR操作 PMOS逻辑规则：串联器件实现NOR操作，并联器
5、件实现NAND操作PUN和PDN 是对偶网络互补门在本质上是反相的 (NAND, NOR, XNOR)实现一个具有N个输入(shr)的逻辑门所需要的晶体管数目为2N(a) (a) 串联串联(chunlin) (b) (chunlin) (b) 并联并联ABAB第6页/共88页第六页，共89页。例例6.1 6.1 两输入两输入(shr)NAND(shr)NAND门门ABABABF001011101110ABVDD第7页/共88页第七页，共89页。例例6.2 CMOS6.2 CMOS复合门的综合复合门的综合(zngh)(zngh)DABCDABCVDD第8页/共88页第八页，共89页。互补(h b
6、)CMOS门的静态特性ABABM1M2M3M4CintVGS1 = VBVGS2 = VA VDS1DDSS0.5 m/0.25 m NMOS0.75 m /0.25 m PMOSweakerPUN0123012 A A，B :01B :01 B=1 B=1，A:01A:01 A=1 A=1，B:01B:01代表很强的上拉；代表很强的上拉；和和的的PUN较弱较弱 和和之间的差别之间的差别(chbi)主要来自于内部节点主要来自于内部节点int的状态的状态DC电压传输特性与数据输入模式有关(yugun)噪声容限与输入模式有关(yugun)(例题6.2)第9页/共88页第九页，共89页。互补(h b
7、)CMOS门的传播延时传播延时也取决于输入模式由低到高的翻转2个P管都导通，延时为 0.69(Rp/2)CL只有1个P管导通，延时为 0.69RpCL由高到低的翻转2个N管都导通，延时为 0.69(2Rn)CL增加串联的器件(qjin)会使电路变慢，因而器件(qjin)必须设计得较宽以避免性能下降对于NAND门，NMOS器件(qjin)设计成2倍宽，PMOS器件(qjin)不变CLARnRpRpBRnCint图图6.8 6.8 两输入两输入(shr)NAND(shr)NAND门的等门的等效效RCRC模型模型第10页/共88页第十页，共89页。例例6.3 6.3 延时取决于输入延时取决于输入(s
8、hr)(shr)模式模式A=B=10A=1, B=10A=10, B=1time, psecVoltage, V输入数据模式输入数据模式延时延时(ps)A=B=0169A=1, B=0162A= 01, B=150A=B=1035A=1, B=1076A= 10, B=1572输入输入(shr)NAND门门NMOS = 0.5m/0.25 mPMOS = 0.75m/0.25mCL = 10 fF估计延时可以是相当复杂的，它需要仔细考虑估计延时可以是相当复杂的，它需要仔细考虑(kol)内部节点的电容以内部节点的电容以及数据模式及数据模式第11页/共88页第十一页，共89页。思考题思考题6.1
9、6.1 确定互补确定互补(h b)CMOS(h b)CMOS门中晶体管的尺寸门中晶体管的尺寸DABDAB12222244661212CC第12页/共88页第十二页，共89页。确定(qudng)NAND和NOR门中晶体管的尺寸CLBRnARpBRpARnCintBRpARpARnBRnCLCint22111122利用利用(lyng)NAND实现比用实现比用NOR实现更好实现更好第13页/共88页第十三页，共89页。假设所有假设所有(suyu)的的NMOS器件具有相同的尺寸，器件具有相同的尺寸， tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)扇入的考虑(kol)CLAR5C3R6
10、R7R8BC2CC1DR4R3R2R1F分布分布(fnb)RC模型模型(Elmore延时延时)tpHL = 0.69 (R1C1+(R1+R2) C2 +(R1+R2+R3) C3+(R1+R2+R3+R4) CL)注意：注意：M1的电阻出现在所有项中，这使该器件的电阻出现在所有项中，这使该器件试图最小化延时的时候显得尤为重要试图最小化延时的时候显得尤为重要第14页/共88页第十四页，共89页。例例6.4 6.4 一个一个(y )(y )四输入互补四输入互补CMOS NANDCMOS NAND门门手手工工分分析析的的目目的的不不是是要要提提供供传传播播延延时时完完全全精精确确(jngqu)的的
11、预预测测，而而是是要要给给出出一一个什么因素会影响延时的直观认识并帮助初步确定晶体管的尺寸个什么因素会影响延时的直观认识并帮助初步确定晶体管的尺寸VDDGND in1 in2 in3 in4Out第15页/共88页第十五页，共89页。第16页/共88页第十六页，共89页。注意：应该避免(bmin)扇入大于或等于4扇入的平方扇入的平方(pngfng)函函数数扇入的线性函扇入的线性函数数(hnsh)tp与扇入的关系互补互补CMOS的缺点的缺点晶体管数目为晶体管数目为2N，明显增加了它的实现面积，明显增加了它的实现面积互补互补CMOS门的传播延时随扇入数迅速增加门的传播延时随扇入数迅速增加一个门的无
12、负载本征延时在最坏情况下是扇入数的二次函数一个门的无负载本征延时在最坏情况下是扇入数的二次函数tpHLtpLH第17页/共88页第十七页，共89页。大扇入时的设计(shj)技术1.调整晶体管尺寸2.当心“自载效应”3.只有当负载以扇出为主时放大尺寸才起作用4.逐级加大晶体管尺寸5.降低了起主要作用的电阻，同时使得(sh de)电容的增加保持在一定的范围内6.缺点：版图复杂InNCLC3C2C1In1In2In3M1M2M3MN分布分布(fnb)RC线线M1 M2 M3 MN(最靠近输出的晶体管尺寸最小最靠近输出的晶体管尺寸最小)第18页/共88页第十八页，共89页。3.重新安排输入4.关键信号
13、和关键路径的概念(ginin)5.把关键路径上的晶体管靠近门的输出端可以提高速度C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CLcritical pathcritical path10111101chargedchargedchargedchargeddischargeddischarged延时取决于延时取决于CL, C1CL, C1和和C2C2放电放电(fng din)(fng din)所需要的时间所需要的时间延时取决于延时取决于CLCL放电所需要放电所需要(xyo)(xyo)的时间的时间第19页/共88页第十九页，共89页。4.重组逻辑(lu j)结构5
14、.可能降低对扇入的要求，从而减少门的延时第20页/共88页第二十页，共89页。组合电路(dinl)中的性能优化回顾：考虑性能反相器尺寸的确定对于一个驱动负载CL的反相器链，它的最优扇出为f(CL/Cin)1/NN是反相器链的级数，Cin是该链中第一个门的扇入电容反相器的基本延时公式：tp = tp0 ( 1+Cext / Cg ) = tp0 ( 1+f / )把前面的方法延伸来解决复杂(fz)逻辑电路复合门的基本延时公式： tp = tp0 ( p+gf/ )f为等效扇出，又称为电气努力p为该复合门和简单反相器的本征延时的比g称为逻辑努力，表示一个门与一个反相器提供相同的输出电流时它所表现出
15、的输入电容比反相器大多少第21页/共88页第二十一页，共89页。例例6.5 6.5 复合门的逻辑复合门的逻辑(lu j)(lu j)努力努力gNAND=4/3gNAND=4/3，gNORgNOR5/35/3ABABABAB2222Cg=4Cunit4411Cg=5CunitAA21Cg=3Cunit 第22页/共88页第二十二页，共89页。01234567012345直线(zhxin)的斜率就是该门的逻辑努力它与纵轴的交点就是本征延时可以通过调整等效扇出(调整晶体管尺寸)或通过选择具有不同逻辑努力的逻辑门来调整延时门努力: h = fg归一化的延时归一化的延时扇出扇出 fNAND2: g=4/
16、3, p = 2INV: g=1, p=1延时与扇出的关系(gun x)第23页/共88页第二十三页，共89页。一条通过组合逻辑块的路径的总延时：运用第五章对反相器采用的类似步骤来决定这条路径的最小延时这条路径的最小延时决定每一级应当具有( jyu)相同的门努力f1g1 f2g2 fNgN复合门的路径(ljng)延时第24页/共88页第二十四页，共89页。路径逻辑努力路径逻辑努力G = gi路径的有效扇出路径的有效扇出(电气努力电气努力)F = CL/Cg1分支努力分支努力，考虑电路内部的逻辑扇出考虑电路内部的逻辑扇出b = (Con-path + Coff-path)/Con-path路径分
17、支努力路径分支努力B = biF = ( fi/bi ) = ( fi ) / B总路径努力总路径努力H = hi= gi fi = GFB使路径延时最小的门努力使路径延时最小的门努力h = N H通过该路径的最小延时通过该路径的最小延时D = tp0 ( pj + N ( N H)/ )对于逻辑链中的第i个门，可以得到(d do)其尺寸，第25页/共88页第二十五页，共89页。例例6.6 6.6 确定组合逻辑延时最小时的尺寸确定组合逻辑延时最小时的尺寸等效扇出：等效扇出：F = CL/Cg1 = 5F = CL/Cg1 = 5路径逻辑努力：路径逻辑努力：G = 1 x 5/3 x 5/3 x
18、 1 = 25/9G = 1 x 5/3 x 5/3 x 1 = 25/9路径分支努力：路径分支努力：B = 1 (B = 1 (无分支无分支) )总路径努力：总路径努力：H = GFB = 125/9, H = GFB = 125/9, 于是于是(ysh)(ysh)最优的每个门的努力最优的每个门的努力h=4h=4 H = 1.9H = 1.9根据门的类型，扇出系数：根据门的类型，扇出系数：f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93门的尺寸：门的尺寸
19、： a =f1g1/g2=1.16 a =f1g1/g2=1.16，b=f1f2g1/g3 = 1.34b=f1f2g1/g3 = 1.34，c= f1f2f3g1/g4 = 2.60c= f1f2f3g1/g4 = 2.601abcCL5第26页/共88页第二十六页，共89页。思考题思考题6.2 6.2 确定确定(qudng)(qudng)反相器电路的尺寸反相器电路的尺寸OutCL1 2 3第27页/共88页第二十七页，共89页。CMOS逻辑(lu j)门中的功耗器件尺寸影响实际电容输入和输出上升下降时间决定了短路功耗器件阈值和温度影响漏电功耗开关活动性静态部分(b fen)（只与逻辑电路拓
20、扑结构有关）逻辑功能信号统计特性动态部分(b fen)（电路时序特性引起的）动态或虚假翻转降低开关活动性的设计技术逻辑重组、输入排序、分时复用资源、通过均衡信号路径来减少毛刺第28页/共88页第二十八页，共89页。静态翻转概率01 = Pout=0 Pout=1 = P0 (1-P0)假设输入是独立的并均匀分布，任意(rny)N个扇入的静态门计算两输入静态NOR门的01 =3/161 1、逻辑、逻辑(lu j)(lu j)功能功能思考题思考题6.3 N6.3 N个扇入的个扇入的XORXOR门门假设假设NN个输入的个输入的XORXOR门的输入互不相关且均匀分布，推导门的输入互不相关且均匀分布，推
21、导(tudo)(tudo)出开关活动性因出开关活动性因子的表达式子的表达式001 =1/41 =1/4CMOSCMOS逻辑门中逻辑门中的功耗的功耗第29页/共88页第二十九页，共89页。一个逻辑门的开关活动性与输入信号统计特性密切相关令Pa和Pb 为输入A和B分别等于(dngy)1的概率01 = P0 P1 = (1-(1-Pa)(1-Pb) (1-Pa)(1-Pb) 2 2、信号、信号(xnho)(xnho)统计特性统计特性CLABBAPaPb0101CMOSCMOS逻辑逻辑(lu (lu j)j)门中的功耗门中的功耗第30页/共88页第三十页，共89页。思考题思考题6.4 6.4 静态逻辑
22、门的功耗静态逻辑门的功耗对于基本逻辑门对于基本逻辑门(AND,OR,XOR)(AND,OR,XOR)推导出推导出0101的输出翻转的输出翻转(fn zhun)(fn zhun)概率。概率。For C: P0For C: P01 = P0 1 = P0 P1 = (1-PA) PA= 0.5 P1 = (1-PA) PA= 0.5 0.5 = 0.25 0.5 = 0.25For Z: P0For Z: P01 = P0 1 = P0 P1 = (1-PCPB) PCPB= (1 P1 = (1-PCPB) PCPB= (1 (0.5 (0.5 0.5) 0.5) (0.5 (0.5 0.5)
23、= 3/16 0.5) = 3/16P01 = Pout=0 Pout=1NOR(1 - (1 - PA)(1 - PB) (1 - PA)(1 - PB)OR(1 - PA)(1 - PB) (1 - (1 - PA)(1 - PB)NANDPAPB (1 - PAPB)AND(1 - PAPB) PAPBXOR(1 - (PA + PB- 2PAPB) (PA + PB- 2PAPB)BAZC0.50.5第31页/共88页第三十一页，共89页。由于信号在空间和时间上都存在相关性，这一事实使开关活动性的估计更为复杂必须(bx)考虑信号间的相关性p(Z=1) = p(B=1) & p(C=1|
24、B=1)=03 3、信号、信号(xnho)(xnho)间的相关性间的相关性重新重新(chngxn)会聚的会聚的扇出扇出BAZC0.50.5CMOSCMOS逻辑门中的逻辑门中的功耗功耗第32页/共88页第三十二页，共89页。起因：门之间的非零传播延时概念：在一个时钟周期内一个节点在稳定到正确的逻辑(lu j)电平之前可以出现多次翻转4 4、动态、动态(dngti)(dngti)或虚假翻转或虚假翻转ABCXZ101000Unit DelayABXZCCMOSCMOS逻辑逻辑(lu j)(lu j)门中门中的功耗的功耗第33页/共88页第三十三页，共89页。Out1 Out2 Out3 Out4 O
25、ut51图图6.22 NAND6.22 NAND门逻辑门逻辑(lu j)(lu j)链中的毛刺链中的毛刺毛刺(moc)构成了功耗的很大一部分CMOSCMOS逻辑逻辑(lu (lu j)j)门中的功耗门中的功耗第34页/共88页第三十四页，共89页。降低开关活动性的设计(shj)技术1、逻辑重组(zhn z)改变逻辑电路的拓扑结构可以降低它的功耗结结论论：对对于于随随机机输输入入(shr)，链链形形实实现现比比树树形形实实现现总总体体上上具具有有较较低低的的开开关关活活动性（忽略毛刺）动性（忽略毛刺）ABCDFABCDO2FO1O2O10.50.53/160.50.50.50.50.50.57/
26、6415/2563/163/1615/256AND: P01 = P0 P1 = (1 - PAPB) PAPB第35页/共88页第三十五页，共89页。2、输入(shr)排序降低开关活动性降低开关活动性的设计的设计(shj)(shj)技术技术ABCF0.50.20.1BCAXF0.20.10.5结结论论(jiln)：推推迟迟输输入入具具有有较较高高翻翻转转率率的的信信号号 (即即信信号号概概率率接接近近0.5的信号的信号)(1-0.5 0.2) (0.5 0.2)=0.09(1-0.2 0.1) (0.2 0.1)=0.0196第36页/共88页第三十六页，共89页。降低开关活动降低开关活动性
27、的设计性的设计(shj)(shj)技术技术3 3、分时复用、分时复用(f yn)(f yn)资源资源A.A.并行数据传送并行数据传送 B. B.串联串联(chunlin)(chunlin)数据传送数据传送图图6.25 6.25 并行传送及分时复用的数据总线并行传送及分时复用的数据总线CtACtBC0101tAB结论：避免对具有独特数据特性的数据流采用分时复用结论：避免对具有独特数据特性的数据流采用分时复用第37页/共88页第三十七页，共89页。降低开关活动性降低开关活动性的设计的设计(shj)(shj)技术技术4 4、通过均衡、通过均衡(jnhng)(jnhng)信号路径来减少毛刺信号路径来减
28、少毛刺电路中产生毛刺主要是由于在电路中路径长度失配引起的电路中产生毛刺主要是由于在电路中路径长度失配引起的信信号号时时序序上上的的这这一一不不失失配配一一般般都都是是由由于于相相对对于于电电路路的的原原始始输输入入信信号号路路径径的的长长度度不不同同而而引引起的起的00102000112000A.A.对毛刺敏感对毛刺敏感(mngn)(mngn)的电路的电路 B. B.消除毛刺的电路消除毛刺的电路结论：使信号路径长度匹配可以减少毛刺结论：使信号路径长度匹配可以减少毛刺第38页/共88页第三十八页，共89页。6.2.2 有比逻辑(lu j)概念有比逻辑试图(sht)减少实现一个给定逻辑功能所需要的
29、晶体管数目，但它经常以降低稳定性和付出额外功耗为代价由一个实现逻辑功能的NMOS下拉网络和一个简单的负载器件组成In1In2PDNIn3FVDD负载负载(fzi)In1In2PDNIn3FVDDPMOS负载负载A.A.一般情况一般情况 B.B.伪伪NMOSNMOS第39页/共88页第三十九页，共89页。由于输出端的电压摆幅及门的总体功能取决于NMOS和PMOS的尺寸比，所以此电路称为有比电路计算伪NMOS dc传输特性Vin=VDD，通过驱动器和负载器件的电流(dinli)相等NMOS器件处于线性工作区，PMOS负载处于饱和状态概念(ginin)VDDFCL面积和负载面积和负载(fzi) 静态
30、功耗静态功耗第40页/共88页第四十页，共89页。例例6.7 6.7 伪伪NMOSNMOS反相器反相器考虑一个简单的伪考虑一个简单的伪NMOSNMOS反相器，反相器，NMOSNMOS的尺寸为的尺寸为0.50.5 m/0.25 m/0.25 mm。我们研究。我们研究(ynji)(ynji)缩缩小小PMOSPMOS器件尺寸的效果，以说明其对各种参数的影响。器件尺寸的效果，以说明其对各种参数的影响。一个较大的上拉器件不仅提高了性能，同时也由于增加了一个较大的上拉器件不仅提高了性能，同时也由于增加了VOLVOL而使静态功耗增加和噪声容而使静态功耗增加和噪声容限减小限减小0.00.51.01.52.02
31、.50.00.51.01.52.02.53.0Vin VVout VW/Lp = 4W/Lp = 2W/Lp = 1W/Lp = 0.25W/Lp = 0.5第41页/共88页第四十一页，共89页。思考题思考题6.5 6.5 伪伪NMOSNMOS中中NORNOR门和门和NANDNAND门的对比门的对比 若在若在NORNOR或或NANDNAND逻辑之间做出选择，在伪逻辑之间做出选择，在伪NMOSNMOS中你倾向于用哪一种中你倾向于用哪一种(y zhn)(y zhn)来实来实现。现。VDDFCLCLKCLKIn1In2In3In4Out第42页/共88页第四十二页，共89页。如何建立(jinl)一
32、个更好的负载器件差分串联电压开关逻辑(DCVSL)差分逻辑：每一个输入输出都具有互补(h b)的形式正反馈机制：在不需要负载器件时将其关断In1In2PDN1Out In1 In2PDN2Out10 0onoffoff onon off on off 1第43页/共88页第四十三页，共89页。OutOutBAABDCVSL的例子(l zi)BB第44页/共88页第四十四页，共89页。例例6.8 DCVSL6.8 DCVSL瞬态响应瞬态响应下图是下图是DCVSLDCVSL的一个的一个(y )AND/NAND(y )AND/NAND门瞬态响应的例子门瞬态响应的例子00.20.40.60.81.0-
33、0.50.51.52.5Time nsVoltagevA BA BA,BA,BOut=ABOut=ABBAABM1M2M3M4第45页/共88页第四十五页，共89页。设计考虑(kol)：单端门与差分门 差分门 vs. 单端门优点：使所需要的门的数目减少一半避免了由于增加反相器引起的时差问题缺点：使需要布置的导线(doxin)数量加倍动态功耗较高第46页/共88页第四十六页，共89页。6.2.3 传输(chun sh)管逻辑传输管基本概念通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的晶体管数目传输管实现的AND门属于(shy)静态门： 在所有情况下，电源和地之间都存在一条低阻抗的通路
34、N个晶体管代替2N个(减少了器件的数目) 没有静态功耗 无比电路 双向 (vs. 单向)ABF0A0BF第47页/共88页第四十七页，共89页。例例6.9 6.9 传输管电路的电压摆幅传输管电路的电压摆幅下图的瞬态响应表示一个下图的瞬态响应表示一个NMOSNMOS正在正在(zhngzi)(zhngzi)充电一个电容充电一个电容 体效应 x处存在很大的VSB 当拉高的时候 (B 接GND，S充电(chng din)接近VDD)器件受体效应的影响，情况更糟In = 0 VDDVDDxOut0.5/0.250.5/0.251.5/0.25DS B00.511.520.01.02.03.0xOutIn
35、Voltage (V)Time(ns)第48页/共88页第四十八页，共89页。传输管门不应当象左图这么串联右图的逻辑避免了静态( jngti)功耗，减小了噪声容限B = VDDOutM1yM2y = VDD - VTn1 - VTn2xM1B = VDDOutyM2y = VDD - VTn1C = VDDA = VDDC = VDDA = VDDx = VDD - VTn1GSGS串联(chunlin)NMOS的PT第49页/共88页第四十九页，共89页。例例6.10 6.10 传输管传输管ANDAND门的门的VTCVTC传输管逻辑的传输管逻辑的VTCVTC也与数据有关也与数据有关纯传输管门
36、是不能使信号再生的纯传输管门是不能使信号再生的 在经过许多在经过许多(xdu)(xdu)连续的级后可以看到信号逐渐减弱。连续的级后可以看到信号逐渐减弱。( (这可以通这可以通过间或插入一个过间或插入一个CMOSCMOS反相器来弥补反相器来弥补) )A0B0.5/0.250.5/0.250.5/0.251.5/0.25B=VDD, A=0VDDA=VDD, B=0VDDA=B=0VDDVout, VVin, V第50页/共88页第五十页，共89页。差分传输(chun sh)管逻辑(CPL or DPL)ABPT NetworkInverse PT NetworkFFABBAND/NANDABBO
37、R/NORABXOR/XNORAAB(A)(A)基本原理：接受基本原理：接受(jishu)(jishu)真输入及其互补输入并产生真输出及其互补输真输入及其互补输入并产生真输出及其互补输出出(B)(B)(B) (B) 传输电路举例传输电路举例(C)(C)图图6.37 6.37 差分传输管逻辑差分传输管逻辑第51页/共88页第五十一页，共89页。CPL的特点(tdin)由于电路是差分方式，所以总是存在互补的数据输入和输出差分方式的优点就是某些复杂的门(如XOR和加法器)可以有效地用少量的晶体管来实现由于每个信号的两种极性都存在，不需要额外的反相器静态门类型，因为定义为输出的节点总是通过一个低阻路径
38、连到VDD和GND 设计具有模块化的特点。所有的门都采用完全相同的拓扑结构，只是输入的排列不同而已由于CPL可以构成一个简单的XOR以及它能很容易地实现多路开关，因此它对于(duy)实现如加法器和乘法器这样的结构很有吸引力。设计者不要忽略互补信号所需的隐含的布线开销第52页/共88页第五十二页，共89页。例例6.11 CPL6.11 CPL中的四输入中的四输入(shr)NAND(shr)NANDABBCDDYXX第53页/共88页第五十三页，共89页。稳定有效(yuxio)的传输管设计方法1：电平恢复节点x可上拉到VDD (由于电平恢复) ，这就消除了反相器中的任何静态功耗在电平恢复器和传输管
39、中没有静态电流路径存在，因为恢复器只有在A为高电平时才有效为使这个电路(dinl)正确工作，必须仔细确定晶体管的尺寸 (有比)Level RestorerM1M2A=0MnMrxBOut1off= 0A=1Out0on1第54页/共88页第五十四页，共89页。例例6.12 6.12 确定电平恢复器的尺寸确定电平恢复器的尺寸电平恢复器对器件切换速度电平恢复器对器件切换速度(sd)(sd)和功耗的影响：增加和功耗的影响：增加tr tr ，就增加了内部节点，就增加了内部节点x x上的电容，从而减慢了上的电容，从而减慢了这个门的速度这个门的速度(sd)(sd)； ( (但是减少但是减少tf)tf)01
40、002003004005000.01.02.0 W/Lr=1.0/0.25 W/Lr=1.25/0.25 W/Lr=1.50/0.25 W/Lr=1.75/0.25 3.0Voltage (V)Time (ps)节节点点x不不能能降降低低(jingd)到到反反相相器器的的开开关关阈阈值值以以下下，因因此此不不能能使使输出切换输出切换第55页/共88页第五十五页，共89页。稳定稳定(wndn(wndng)g)有效的传有效的传输管设计输管设计方法方法(fngf)2(fngf)2：多种阈值晶体管：多种阈值晶体管工工艺艺上上解解决决：使使用用零零阈阈值值器器件件的的NMOS传传输输管管可可以以消消除除
41、大大部部分分阈阈值值损损失失 (体效应仍然会阻止全摆幅达到体效应仍然会阻止全摆幅达到(d do)VDD)对对功功耗耗有有负负面面影影响响，这这是是由由于于即即使使VGS低低于于VT ，也也仍仍然然会会有有亚亚阈阈值值电电流流流流过传输管过传输管OutIn2 = 0VIn1 = 2.5VA = 2.5VB = 0Vlow VT transistorssneak pathonoff but leaking第56页/共88页第五十六页，共89页。稳定稳定(wndng(wndng) )有效的传输有效的传输管设计管设计方法方法3 3：传输：传输(chun sh)(chun sh)门逻辑门逻辑最广泛使用的
42、方法最广泛使用的方法由栅信号由栅信号C控制控制(kngzh)的全摆幅双向开关。当的全摆幅双向开关。当C=1时，时，A=B虽虽然然传传输输门门需需要要2个个晶晶体体管管和和较较多多的的控控制制(kngzh)信信号号，但但它它能能得得到到从从电电源源轨轨线线至轨线电压的摆幅至轨线电压的摆幅ABCABCBC = VDDA = VDDBC = VDDA = GND第57页/共88页第五十七页，共89页。稳定有效的传稳定有效的传输输(chun (chun sh)sh)管设计管设计举例：传输举例：传输(chun sh)(chun sh)门多路开关门多路开关SSABFVDDM2M1GNDVDDABSSSS第
43、58页/共88页第五十八页，共89页。稳定有效稳定有效(yuxio)(yuxio)的传输管设的传输管设计计举例举例(j l)(j l)：传输门：传输门XORXORAABM2M1BM3/M4第59页/共88页第五十九页，共89页。传输管和传输门逻辑(lu j)的性能RpRn2.5V0V2.5VVoutW/Ln=0.50/0.25W/Lp=0.50/0.25图图6.48 6.48 在由低至高翻转时模拟得到在由低至高翻转时模拟得到(d do)(d do)的传输门的传输门等效电阻等效电阻0.01.02.00 10 20 30 RnRpRn|Rp Resistance, kVout, V思考题思考题6.
44、7 6.7 放电期间的等效电阻放电期间的等效电阻模拟模拟(mn)(mn)一个传输门在由高至低翻转时的等效电阻一个传输门在由高至低翻转时的等效电阻第60页/共88页第六十页，共89页。N个传输门串联个传输门串联(chunlin)网络的延时：网络的延时：这意味着传播延时正比于这意味着传播延时正比于n2，因此随着链中开关数目的增加而迅速增加，因此随着链中开关数目的增加而迅速增加V1Vi-1C2.52.500ViCC2.50Vn-1VnCC2.50InCCCInReqCCA. A. 传输门链传输门链B. B. 等效的等效的RCRC网络网络Vi+1VnVn-1Vi+1V1Vi-1ViReqReqReq第
45、61页/共88页第六十一页，共89页。例例6.13 6.13 传输传输(chun sh)(chun sh)门链的延时门链的延时很明显使用长传输管链会使延时大大增加解决长延时问题最常用的办法是每隔m个传输门开关切断串联链并插入一个缓冲器所得到的延时与开关数目(shm)n成线性关系最优数目(shm)显然每段开关的数目(shm)随tbuf值的增加而增加典型值等于3或4第62页/共88页第六十二页，共89页。6.3 动态(dngti)CMOS设计动态逻辑，既能减少晶体管的数目，又能避免静态功耗通过增加一个时钟输入，它可以相继完成预充电和条件求值两个(lin )阶段6.3.1 动态逻辑：基本原理2个主要
46、阶段：预充电 (CLK = 0)；求值 (CLK = 1)In1In2PDNIn3MeMpCLKCLKOutCLVDDOutCLKCLKABCMpMeonoff1offonVDD第63页/共88页第六十三页，共89页。输出的情况一旦动态门的输出放电就不可能再充电，直到进行下一次预充电门的输入在求值期间最多只能有一次变化在求值期间如果下拉网络关断，则输出有可能处于高阻抗(zkng)状态，状态保存在CL动态逻辑门的重要特性：逻辑功能由NMOS下拉网络实现晶体管的数目明显少于静态情况：为N+2而不是2N无比的逻辑门只有动态功耗具有较快的开关速度设计考虑用对偶的方法来实现另一形态的动态逻辑p型动态门的
47、缺点是比n型动态门慢第64页/共88页第六十四页，共89页。6.3.2 动态逻辑(lu j)的速度和功耗预充电周期的时间可以通过改变PMOS预充电管的尺寸来调整。然而应当避免PMOS太大，因为(yn wi)它会降低门的速度并增加时钟线上的电容负载例例6.15 6.15 一个一个(y )(y )四输入的动态四输入的动态NANDNAND门门ClkClkIn1In2In3In4Out-0.50.51.52.500.51In &ClkOutTime, nsVoltage#TrnsVOHVOLVMNMHNMLtpHLtpLHtp62.5V0VVTn2.5-VTnVTn110ps0ns83ps第65页/共
48、88页第六十五页，共89页。静态门的参数与时间(shjin)有关输出电压下降的数量与输入电压以及允许的求值时间密切相关如果求值时间很短，那么噪声电压必须很大才会破坏信号，换言之，开关(kigun)阈值确实与时间相关VGCLKVout (VG=0.55)Vout (VG=0.5)Vout (VG=0.45)第66页/共88页第六十六页，共89页。正面考虑实际电容较小每个时钟周期(zhuq)最多只能翻转一次不存在短路功耗负面考虑时钟功耗很大晶体管数目大于实现该逻辑所要求的最小一组晶体管当增加抗漏电器件时，可能有短路功耗由于周期(zhuq)性的预充电和放电操作，表现出较高的开关活动性对于均匀分布的输
49、入，N个输入门的翻转概率为 01=N0/2NIn1In2PDNIn3MeMpCLKCLKOutCL动态(dngti)门的功耗第67页/共88页第六十七页，共89页。例例6.16 6.16 动态动态(dngti)(dngti)逻辑的活动性估计逻辑的活动性估计CLABBAVDDCLCLKBAVDDCLKABOut001010100110A. A. 静态静态(jngti)NOR(jngti)NOR门门 B. n B. n型动态型动态NORNOR门门 C. C. 真值真值表表第68页/共88页第六十八页，共89页。思考题思考题6.8 6.8 活动性计算活动性计算计算四输入动态计算四输入动态NANDNA
50、ND门的活动性因子，假设各输入是独立门的活动性因子，假设各输入是独立(dl)(dl)的并且的并且PA=1 = 0.2PA=1 = 0.2；PB=1 = 0.3PB=1 = 0.3； PC=1 = 0.5PC=1 = 0.5和和PD=1 = 0.4PD=1 = 0.46.3.3 动态设计(shj)中的信号完整性问题电荷泄漏电荷分享电容(dinrng)耦合时钟馈通第69页/共88页第六十九页，共89页。电荷(dinh)泄漏CLCLKCLKOutA=0MpMeLeakage sourcesCLKVOutPrechargeEvaluate1234动态电路要求一个最低的时钟频率(pnl)，一般在几千赫兹
51、左右A. A. 漏电漏电(lu din)(lu din)来源来源 B. B. 对波形的对波形的影响影响第70页/共88页第七十页，共89页。例例6.17 6.17 动态电路中的漏电动态电路中的漏电考虑考虑(kol)(kol)所有器件都为所有器件都为0.50.5 m/0.25 m/0.25 mm的简单反相器的简单反相器CLKOut -0.50.51.52.502040Time (ms)Voltage (V)分析：由于分析：由于PMOS上拉提供上拉提供(tgng)的漏电流，输出稳定在由下拉和上拉器的漏电流，输出稳定在由下拉和上拉器件组成的电阻分压器决定的一个中间电压上件组成的电阻分压器决定的一个中
52、间电压上第71页/共88页第七十一页，共89页。电荷泄漏的解决方案增加一个泄漏晶体管(伪NMOS型的上拉器件)，来补偿由于下拉漏电路径造成的电荷损失泄漏管通常以反馈形式(xngsh)实现，以同时消除静态功耗CLCLKCLKMeMpABOutMkpKeeperVDDCLCLKCLKMeMpABOutMkpKeeperVDD第72页/共88页第七十二页，共89页。电荷(dinh)分享原本存储在电容CL上的电荷就在CL和Ca之间重新分配，这就造成输出电压下降。Vout过低会引起静态功耗，以及电路工作可能出错当Vout =VDD(Ca/(Ca+CL)的值足够大，使得Vout低于它所驱动的门的开关(ki
53、gun)阈值，电路工作就会出错CLCLKCLKCaCbB=0AOutMpMe第73页/共88页第七十三页，共89页。例例6.18 6.18 电荷分享电荷分享在什么条件在什么条件(tiojin)(tiojin)下会造成节点下会造成节点y y上电压降的最坏情况上电压降的最坏情况? (? (假设在预充电工作期间所有位假设在预充电工作期间所有位于低电平，所有所隔离的内部节点开始时为于低电平，所有所隔离的内部节点开始时为0V)0V)第74页/共88页第七十四页，共89页。电荷再分布的解决方案使用时钟驱动的晶体管对关键的内部节点( ji din)预充电(以增加面积和电容为代价)CLKCLKMeMpABOu
54、tMkpCLKVDD第75页/共88页第七十五页，共89页。电容(dinrng)耦合对串扰的影响(yngxing)非常敏感，因为输出节点的较高阻抗和电容耦合Out2的变化又会通过晶体管M4的栅-源和栅-漏电容耦合到Out1CL1CLKCLKB=0A=0Out1MpMeOut2CL2In动态动态(dngti)NAND静态静态NAND=1=0M1M2M6M4M5VDDVDD第76页/共88页第七十六页，共89页。回栅耦合的影响电容耦合引起(ynq)Out1显著降低，所以Out2不能全程下降至0VVoltageTime, nsCLKInOut1Out2第77页/共88页第七十七页，共89页。时钟(s
55、hzhng)馈通它是由在预充电器件的时钟输入和动态输出节点( ji din)之间的电容耦合引起的效应Out和CLK输入之间的耦合电容由预充电器件的栅-漏电容组成快速上升和下降的时钟边沿会耦合到信号节点( ji din)Out上CLCLKCLKBAOutMpMeVDD第78页/共88页第七十八页，共89页。6.3.4 串联(chunlin)动态门CLKCLKOut1InMpMeMpMeCLKCLKOut2VtCLKInOut1Out2 VVTn直接串联动态门形成(xngchng)多级逻辑结构的方法并不可行电荷损失导致噪声容限降低并可能引起功能出错解决方案：只要在求值期间输入只能进行单个的01翻转
56、就能保证正确工作VDDVDD第79页/共88页第七十九页，共89页。基本概念一个(y )n型动态逻辑块后面接一个(y )静态反相器构成多米诺逻辑(lu j)In1In2PDNIn3MeMpCLKCLKOut1In4PDNIn5MeMpCLKCLKOut2Mkp1 11 00 00 1VDDVDD第80页/共88页第八十页，共89页。多米诺逻辑的名字来历有如一条崩塌的多米诺骨牌线!多米诺CMOS的特点只能实现非反相逻辑可以达到非常(fichng)高的速度：只存在上升沿的延时，而tpHL等于0In1CLKMpVDD10Out101In2CLKMpVDD10Out20110In3InnCLKMpVD
57、D10Outn01图图6.65 6.65 取消求值晶体管时预充电的传播效应。该电路也存在取消求值晶体管时预充电的传播效应。该电路也存在(cnzi)(cnzi)静态静态功耗功耗较好的做法是总是采用求值器件较好的做法是总是采用求值器件第81页/共88页第八十一页，共89页。解决多米诺逻辑(lu j)非反相的问题采用差分逻辑差分(双轨)多米诺逻辑门在原理上类似(li s)于DCVSL结构，但它采用一个预充电负载而不是一个静态交叉耦合的PMOS负载ABMeMpClkClkMf1ClkOut = ABMf2Mp1 01 0onoffOut = ABABVDDVDD说明：晶体管说明：晶体管Mf1和和Mf2
58、的作用是在时钟较长时间处于高电平时仍保持该电路的作用是在时钟较长时间处于高电平时仍保持该电路(dinl)为静态为静态(泄漏器泄漏器)；该电路；该电路(dinl)不是有比电路不是有比电路(dinl)第82页/共88页第八十二页，共89页。多米诺逻辑(lu j)门的优化ACLKMpVDDCLKBCLKCDCLKMeO1=AB(C+D) =AO2O2=B(C+D)=BO3O3= (C+D)为了在求值期间加速电路，采用一个较小的NMOS器件和一个较大的PMOS器件来实现静态反相器一种减少面积的优化方法是多输出多米诺逻辑某些输出是其他(qt)输出的子集第83页/共88页第八十三页，共89页。CLKCLK
59、ABCMpCLKCLKDEFMpCLKCLKGHMpMeMeMeO组合多米诺较大( jio d)的上下堆叠的动态结构由扇出较小的并行结构及复合CMOS门所代替一个重要的考虑是与回栅耦合相关的问题第84页/共88页第八十四页，共89页。np-CMOS1 11 00 00 1In1In2PDNIn3MeMpCLKCLKOut1In4PUNIn5MeMpOut2(to PDN)to otherN-blocksto otherP-blocksCLKCLK它使用两种类型(n型树和p型树)的动态逻辑，因而避免了在关键路径中由多米诺逻辑引入的额外静态反相器利用(lyng)了n型树和p型树逻辑门之间的对偶性来
60、消除串级问题缺点：P型树模块比n型树模块慢；门之间也存在与动态节点的连线第85页/共88页第八十五页，共89页。6.4 设计(shj)综述6.4.1 如何(rh)选择逻辑类型是否易于设计，稳定性(抗噪声能力)，面积，速度或功耗当前的趋势是互补静态CMOS的运用增多。这一倾向是由于在逻辑设计层次上越来越多地运用了设计自动化工具，而且这些工具非常重视提高稳定性，更适合于按比例降低电压逻辑类型逻辑类型晶体管数目晶体管数目易于实现？易于实现？有比？有比？延时延时功耗功耗Comp Static81N31CPL*12 + 22N43domino6 + 24N22 + clkDCVSL*103Y144-in
61、put NAND* 双轨双轨(shunggu)第86页/共88页第八十六页，共89页。END第87页/共88页第八十七页，共89页。CMOS组合逻辑(lu j)门的设计. 88感谢您的欣赏(xnshng)！第88页/共88页第八十八页，共89页。内容(nirng)总结本章重点。只有1个P管导通，延时为 0.69RpCL。2个N管都导通，延时为 0.69(2Rn)CL。关键信号和关键路径的概念。NMOS器件处于线性工作区，PMOS负载处于饱和状态。N个晶体管代替2N个(减少了器件的数目)。节点x不能降低到反相器的开关阈值以下，因此不能使输出切换。工艺上解决：使用零阈值器件的NMOS传输管可以(ky)消除大部分阈值损失 (体效应仍然会阻止全摆幅达到VDD)。Rn|Rp第八十九页，共89页。
