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1、设计中心电子设计自动化技术电子设计自动化技术第二讲第二讲VHDL程序的基本结构程序的基本结构设计中心本章要点本章要点对对VHDLVHDL程序的宏观结构有一个明确程序的宏观结构有一个明确的概念性认识；的概念性认识；认识实体、构造体的基本格式认识实体、构造体的基本格式理解实体、构造体在理解实体、构造体在VHDLVHDL程序中的程序中的基本功能基本功能能够尝试编写简单的能够尝试编写简单的VHDLVHDL程序。程序。 设计中心VHDL程序组成部分及其功能程序组成部分及其功能VHDL程序由模块构成，每个模块对应于一个电路块； 模块至少由三部分组成： 库和包 library（设计资源） 实体 entity
2、 （外部端口） 构造体 architecture（内部结构） 设计中心VHDL程序组成部分程序组成部分 实体实体用于描述所设计的系统的外部接口信号；构造体构造体用于描述系统内部的结构和行为；配置配置用于从库中选取不同单元（器件）来组成系统设计的不同版本；包集合包集合存放各设计模块都能共享的数据类型、常数和子程序等；库库存放已经编译了的实体、构造体、包集合和配置。库可由系统工程师生成或由ASIC芯片商提供，以便在设计中共享。设计中心基本设计单元的构成基本设计单元的构成 实体和构造体两部分组成了实体和构造体两部分组成了VHDL的基本设计单元的基本设计单元:实体部分规定设计单元的输入输出接口信号和引
3、脚；构造体部分定义设计单元的具体构造或功能（行为）。 设计中心VHDLVHDL程序的基本构成格式程序的基本构成格式设计中心VHDLVHDL程序的基本构成格式程序的基本构成格式说明说明实体说明和构造体说明合在一起构成是VHDL的基本设计单元。而基本设计单元配上库说明即构成VHDL基本格式。 建议：初学者首先使用 IEEE库，IEEE.STD_Logic_1164包。初学者所调用的资源一般不会超出IEEE.STD_Logic_1164包的范围，而且所有的VHDL编译工具都带有IEEE库，IEEE.STD_Logic_1164包。 设计中心实体的结构实体的结构 ENTITY ENTITY 实体名实体
4、名 IS IS 类属参数说明类属参数说明 ； 端口说明端口说明 ；END END 实体名；实体名；在VHDL中，实体说明单元是一个独立的完整的语言模块。实体说明单元必须按照上述结构来编写，即：实体说明单元应以语句“ENTITY 实体名 IS ”开始，以语句“END 实体名 ；”结束。 设计中心【例例 2- -1】 二选一选择器的实体说明 ENTITY ENTITY muxmux IS IS - - 实体说明开始实体说明开始PORTPORT (d0, d1, (d0, d1, selsel : IN : IN STD_LOGIC;STD_LOGIC; q : OUT q : OUT STD_LO
5、GIC);STD_LOGIC); - - 端口说明端口说明END END muxmux; ; - - 实体结束实体结束设计中心构造体的结构构造体的结构 ARCHTECTURE ARCHTECTURE 构造体名构造体名OF OF 实体名实体名ISIS 定义语句定义语句 ； -内部信号内部信号, ,常数常数, ,数据类型数据类型, ,函数等函数等的定义的定义BEGINBEGIN 并行处理语句并行处理语句 ；END END 构造体名构造体名；一个完整的构造体由两个基本层次组成：1)对数据类型，常数，信号，子程序和元件等元素的说明部分。2) 描述实体逻辑行为的，以各种不同的描述风格表示的功能描述语句。
6、设计中心【例例 2- -2】 二选一选择器的构造体说明二选一选择器的构造体说明 设计中心ARCHITECTURE connect OF ARCHITECTURE connect OF muxmux IS IS - - 构造体定义构造体定义BEGINBEGIN - - 构造体开始标记构造体开始标记 PROCESS (d0, d1, PROCESS (d0, d1, selsel) ) - - 进程进程 signalsignal tmp1, tmp2, tmp3: tmp1, tmp2, tmp3: std_logic;std_logic; - 信号的声明信号的声明 BEGINBEGIN - -
7、进程开始标记进程开始标记 tmp1 tmp1 = d0 AND d0 AND selsel; ; -信号赋值语句信号赋值语句 tmp2 tmp2 = d1 AND (NOT d1 AND (NOT selsel);); -信号赋值语句信号赋值语句 tmp3 tmp3 = tmp1 OR tmp2; tmp1 OR tmp2; -信号赋值语句信号赋值语句 q = tmp3;q = tmp3; -信号赋值语句信号赋值语句 END PROCESS;END PROCESS; - - 进程结束进程结束END connect;END connect; - - 构造体结束构造体结束【例例 2- -2】 二选
8、一选择器的构造体说明二选一选择器的构造体说明( (续续) ) 设计中心library ieee; use ieee.std_logic_1164.all; entity INV is port ( x: in std_logic ; z: out std_logic); end INV; architecture rtl of INV is begin z=not x； end rtl; 我的处女作我的处女作设计中心秘籍一： 四句话搞定库申明library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;us
9、e ieee.std_logic_arith.all;小语：将这四句话考到写字板下，以后写程序照考。设计中心实体基本格式 entity entity-name is port (signal-name : mode signal-type; signal-name : mode signal-type); end entity-name;实体以 entity 实体名 is 开始，以end 实体名; 结束。 设计中心实体的主要内容为端口（port）说明; 要点：实体名、信号名、信号模式、信号类型 实体名、信号名 英文字母和数字构成，字母开头； 可在名称中使用单个下划线符号_； 字母不分大小写；
10、名称应具有意义，方便记忆； 名称不能重复使用； 很多编译器规定，文件名和项目名必须与实体名相同；设计中心信号模式 每个端口信号都必须规定信号模式； 信号模式规定信号流动的方向； 常用信号模式： in 信号由该端口输入 out 信号由该端口输出 inout 双向端口，通常由三态门控制 buffer 输出端口，但模块内可以使用该信号 buffer信号只能定义在两个端口之间； buffer信号连接的端口模式都应为buffer；设计中心信号类型： 所有信号都必须规定其类型； 数字电路设计中最常用的类型为： std_logic 单个逻辑量 std_logic_vector 逻辑数组、总线逻辑量 其他语法要点 除了第一行 entity is 以外，每一句以分号“；”结束；编写程序时，一行可以含若干句（以分号间隔），一句也可以写若干行； 在一句结束后，可以用“-”符号后接说明文字，这些文字用于帮助理解程序，不会对编译产生影响； 单词之间必须使用空格；并列信号间使用逗号；设计中心作 业
