《《数字电子技术基础》（第四版）课件：第五章 时序逻辑电路》由会员分享，可在线阅读，更多相关《《数字电子技术基础》（第四版）课件：第五章 时序逻辑电路（190页珍藏版）》请在金锄头文库上搜索。
1、1第五章第五章 时序逻辑电路时序逻辑电路5.1 概述概述5.2 时序逻辑电路分析时序逻辑电路分析5.3 时序逻辑电路设计时序逻辑电路设计5.4 典型中规模时序逻辑集成电路典型中规模时序逻辑集成电路5.1 5.1 概述概述概述概述一、一、时序序逻辑电路的特点路的特点1.功能上：功能上：任一任一时刻的刻的输出不出不仅取决于取决于该时刻的刻的输入，入，还与与电路原来的状路原来的状态有关有关。例：串行加法器，两个多位数从低位到高位逐位相加例：串行加法器，两个多位数从低位到高位逐位相加2. 电路路结构上构上包含存包含存储电路和路和组合合电路路存存储器状器状态和和输入入变量共同决定量共同决定输 出出二、时
2、序电路的一般结构形式与功能描述方法二、时序电路的一般结构形式与功能描述方法可以用三个方程组来描述：可以用三个方程组来描述：时序电路的特点：时序电路的特点：具有记忆功能。具有记忆功能。组合合逻辑电路路存存储功能功能.XYZW时序电路的基本单元：时序电路的基本单元：触发器。触发器。三、时序电路的分类三、时序电路的分类1 1、同步、同步、同步、同步时时序序序序电电路与异步路与异步路与异步路与异步时时序序序序电电路路路路同步：存同步：存同步：存同步：存储电储电路中所有触路中所有触路中所有触路中所有触发发器的器的器的器的时钟时钟使用使用使用使用统统一的一的一的一的cp,cp,状状状状态变态变化化化化发发
3、生在同一生在同一生在同一生在同一时时刻刻刻刻异步：异步：异步：异步：没有没有没有没有统统一的一的一的一的cpcp, ,触触触触发发器状器状器状器状态态的的的的变变化化化化有先有后有先有后有先有后有先有后2、Mealy型和型和Moore型型MealyMealy型：型：型：型： MooreMoore型：型：型：型： 时 序序逻辑电路路寄存器和移位寄存器寄存器和移位寄存器计数器数器顺序脉冲序脉冲发生器生器分析分析设计教学要求教学要求 ：1. 会使用移位寄存器组件会使用移位寄存器组件 ；2. 会分析和设计计数器电路。会分析和设计计数器电路。*5.2时序逻辑电路分析时序逻辑电路分析5.2.15.2.1同
4、步时序逻辑电路分析方法同步时序逻辑电路分析方法同步时序逻辑电路分析方法同步时序逻辑电路分析方法 分析：找出分析：找出分析：找出分析：找出给给定定定定时时序序序序电电路的路的路的路的逻辑逻辑功能功能功能功能即找出在即找出在即找出在即找出在输输入和入和入和入和CPCP作用下，作用下，作用下，作用下，电电路的次路的次路的次路的次态态和和和和输输出。出。出。出。一般步一般步一般步一般步骤骤：从从从从给给定定定定电电路写出存路写出存路写出存路写出存储电储电路中每个触路中每个触路中每个触路中每个触发发器的器的器的器的驱动驱动方程方程方程方程（输输入的入的入的入的逻辑逻辑式），得到整个式），得到整个式），得
5、到整个式），得到整个电电路的路的路的路的驱动驱动方程方程方程方程将将将将驱动驱动方程代入触方程代入触方程代入触方程代入触发发器的特性方程，得到器的特性方程，得到器的特性方程，得到器的特性方程，得到状状状状态态方程方程方程方程从从从从给给定定定定电电路写出路写出路写出路写出输输出方程出方程出方程出方程95.2.2 时序逻辑电路分析方法及描述工具时序逻辑电路分析方法及描述工具例例5.2.1 图图5.2.1是是摩摩尔尔型型时时序序逻逻辑辑电电路路，分析该时序逻辑电路的功能。分析该时序逻辑电路的功能。图5.2.1 例例5.2.1逻辑电路路图10驱动方程驱动方程状态方程状态方程输出方程输出方程例例5.2
6、.1 时序逻辑电路分析时序逻辑电路分析11状状态转换表表例例5.2.1 时序逻辑电路分析时序逻辑电路分析12 次次态卡卡诺图 例例5.2.1 时序逻辑电路分析时序逻辑电路分析状状态转换图13 时序序图例例5.2.1 时序逻辑电路分析时序逻辑电路分析14 功能分析功能分析 该电路是一个带进位功能该电路是一个带进位功能的同步的同步4进制加法计数器电路。进制加法计数器电路。例例5.2.1 时序逻辑电路分析时序逻辑电路分析155.2.2 时序逻辑电路分析方法及描述工具时序逻辑电路分析方法及描述工具例例5.2.2 图为同同时米米勒勒型型时序序序序逻辑电路路图，分析分析该电路功能。路功能。图5.2.5 例
7、例5.2.2逻辑电路路图16驱动方程驱动方程状态方程状态方程输出方程输出方程例例5.2.2 时序逻辑电路分析时序逻辑电路分析17状状态转换表表例例5.2.2 时序逻辑电路分析时序逻辑电路分析18 次次态卡卡诺图 状状态转换图例例5.2.2 时序逻辑电路分析时序逻辑电路分析19 时序序图例例5.2.2 时序逻辑电路分析时序逻辑电路分析20 功能分析功能分析当当X1时，电路路为4进制加法制加法计数器数器当当X0时，电路停止路停止计数。数。加法加法计数数带有有进位位输出。出。例例5.2.2 时序逻辑电路分析时序逻辑电路分析例例5.2.35.2.3时序电路的状态转换表，状态转换图、时序图时序电路的状态
8、转换表，状态转换图、时序图时序电路的状态转换表，状态转换图、时序图时序电路的状态转换表，状态转换图、时序图一、状一、状一、状一、状态转换态转换表表表表0 00 00 00 00 01 10 00 00 01 10 01 10 00 00 01 10 00 01 11 10 00 01 11 11 10 00 00 01 10 00 01 10 01 10 01 10 01 11 11 10 00 01 11 10 00 00 00 01 11 11 11 10 00 00 01 10 00 00 00 00 01 10 00 01 10 02 20 01 10 00 03 30 01 11 1
9、0 04 41 10 00 00 05 51 10 01 10 06 61 11 10 01 17 70 00 00 00 00 01 11 11 11 11 10 00 00 00 0二、状态转换图二、状态转换图三、时序图三、时序图例例5.2.4：试分析如分析如图所示的所示的时序序逻辑电路。路。解：该电路为同步时序逻辑电路，时钟方程可以不写。解：该电路为同步时序逻辑电路，时钟方程可以不写。（1）写出输出方程：）写出输出方程： （2 2）写出驱动方程：）写出驱动方程：（3）写出）写出JK触发器的特性方程，然后将各驱动方触发器的特性方程，然后将各驱动方程代入程代入JK触发器的特性方程，得各触发器
10、的次态触发器的特性方程，得各触发器的次态方程：方程：（4 4）作状）作状）作状）作状态转换态转换表及状表及状表及状表及状态图态图 当当当当X X=0=0时时：触：触：触：触发发器的次器的次器的次器的次态态方程方程方程方程简简化化化化为为：作出作出X=0的状态表：的状态表：输出方程简化为：输出方程简化为：现现现现 态态态态次次次次 态态态态输输输输 出出出出QQ1 1 n n QQ0 0 n n QQ1 1 n+1n+1 QQ0 0 n+1n+1 Z Z 0 00 1 0 11 0 0 1 0 0 0 0 1 当当X=1时：触发器的次态方时：触发器的次态方程简化为：程简化为：作出作出X=1的状态
11、表：的状态表：将将X=0与与X=1的状态图合并起来得完整的状态图。的状态图合并起来得完整的状态图。输出方程简化为：输出方程简化为：输出方程简化为：输出方程简化为：各触发器的次态方程：各触发器的次态方程：现现 态态次次 态态输输 出出QQ1 1 n n QQ0 0 n n QQ1 1 n+1n+1 QQ0 0 n+1n+1 Z Z 0 01 0 1 00 1 1 0 1 0 0 0 0 根据状态表或状态图，根据状态表或状态图， 可画出在可画出在CP脉冲作用下电路脉冲作用下电路的时序图。的时序图。（5 5）画时序波形图。）画时序波形图。（6 6）逻辑功能分析：）逻辑功能分析： 当当X=1=1时，按
12、照减时，按照减1 1规律规律从从1001001010010010循环变化，循环变化，并每当转换为并每当转换为0000状态（最小数）时，状态（最小数）时，输出输出Z=1=1。 该电路一共有该电路一共有3 3个状态个状态0000、0101、1010。 当当X=0=0时，按照加时，按照加1 1规律从规律从0001100000011000循环变化，循环变化，并每当转换为并每当转换为1010状态（最大数）时，输出状态（最大数）时，输出Z=1=1。所以该电路是一个所以该电路是一个可控可控的的3 3进制计数器。进制计数器。例例5.2.55.2.5：（4 4）列状）列状）列状）列状态转换态转换表：表：表：表：
13、（5 5）状）状）状）状态转换图态转换图00000101101011110 001/001/010/010/011/011/000/100/11 111/111/100/000/0 01/001/010/010/0根据状态转换图：根据状态转换图： countercounter，而且，而且是是可控可控的；的； A A0,0,加法计数加法计数器器 A A1, 1,减法计数减法计数器器5.3 时序电路的设计方法（同步时序电路时序电路的设计方法（同步时序电路）u时序序电路的路的设计是是时序序电路的分析的逆路的分析的逆过程程u力求力求设计结果果简单 apply FFS & GATES, the numb
14、er & inputs of FFS & GATES are the smallest! apply MSI & LSI, the number, the kind, the connections are the smallest!5.4.1 同步同步时序序电路的路的设计方法方法设计设计的一般步的一般步的一般步的一般步骤骤一、一、一、一、逻辑逻辑抽象，求出状抽象，求出状抽象，求出状抽象，求出状态转换图态转换图或状或状或状或状态转换态转换表表表表1 1 1 1、确定、确定、确定、确定输输入入入入/ / / /出出出出变变量、量、量、量、电电路状路状路状路状态态数数数数2 2 2 2、定、定、定
15、、定义输义输入入入入/ / / /出出出出逻辑逻辑状状状状态态以及每个以及每个以及每个以及每个电电路状路状路状路状态态的含意，的含意，的含意，的含意，并并并并对电对电路状路状路状路状态进态进行行行行编编号号号号3 3 3 3、按、按、按、按设计设计要求列出状要求列出状要求列出状要求列出状态转换态转换表，或画出状表，或画出状表，或画出状表，或画出状态转换态转换图图二、状二、状二、状二、状态态化化化化简简 若两个状若两个状若两个状若两个状态态在在在在相同的相同的相同的相同的输输入下有相同的入下有相同的入下有相同的入下有相同的输输出出出出，并，并，并，并转换转换到到到到同一个同一个同一个同一个次次次
16、次态态，则则称称称称为为等价状等价状等价状等价状态态；等价状；等价状；等价状；等价状态态可以可以可以可以合并合并合并合并。三、状态分配（编码）三、状态分配（编码） 1 1、确定触发器数目、确定触发器数目、确定触发器数目、确定触发器数目n n 2 2、给每个状态规定一个代码、给每个状态规定一个代码、给每个状态规定一个代码、给每个状态规定一个代码( (共计共计共计共计MM个状态个状态个状态个状态) )（通常编码的取法、排列顺序都依照一定的规律）（通常编码的取法、排列顺序都依照一定的规律）（通常编码的取法、排列顺序都依照一定的规律）（通常编码的取法、排列顺序都依照一定的规律） generallyge
17、nerally， secondlysecondly，MM的选取的选取的选取的选取四、选定触发器类型四、选定触发器类型 求出状态方程，驱动方程，输出方程求出状态方程，驱动方程，输出方程五、画出五、画出逻辑图六、六、检查自启自启动设计设计要求要求原始状原始状态图态图最简状最简状态图态图画电画电路图路图检查电检查电路能否路能否自启动自启动1246时序序逻辑电路的路的设计方法方法时序电路的设计步骤：时序电路的设计步骤：选触发器，求时选触发器，求时钟、输出、状态、钟、输出、状态、驱动方程驱动方程5状态状态分配分配3化简例例5.5.3.3.1 11建立原始状态图建立原始状态图设计一个按自然一个按自然态序序
18、变化的化的7 7进制同步加法制同步加法计数器，数器，计数数规则为逢七逢七进一，一，产生一个生一个进位位输出。出。状态化简状态化简2状态分配状态分配3已已经最最简。已是二已是二进制状制状态。4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程因需用因需用3 3位二位二进制代制代码，选用用3 3个个CPCP下降沿触下降沿触发的的JKJK触触发器，器，分分别用用FFFF0 0、FFFF1 1、FFFF2 2表示。表示。由于要求采用同步方案，故由于要求采用同步方案，故时钟方程方程为：输出方程：出方程：状状状状态态态态方方方方程程程程没用没用无关无关项不化不化简，以便使之与，以
19、便使之与JKJK触触发器的特性方程的形式一致。器的特性方程的形式一致。比比较，得，得驱动方程：方程：电电路路图图5检查电路能否自启动检查电路能否自启动6将无效状将无效状态111111代入状代入状态方程方程计算：算：可可见111111的次的次态为有效状有效状态000000，电路能路能够自启自启动。 设计一一个个串串行行数数据据检测电路路，当当连续输入入3 3个个或或3 3个个以以上上1 1时，电路的路的输出出为1 1，其它情况下，其它情况下输出出为0 0。例如：。例如：输入入X X101100111011110101100111011110输入入Z Z0000000010001100000000
20、01000110例例5.3.25.3.2 1建立原始状态图建立原始状态图S0S1S2S3设电路开始路开始处于初始状于初始状态为S S0 0。第一次第一次输入入1 1时，由状，由状态S S0 0转入入状状态S S1 1，并，并输出出0 0；1/0X/Y若若继续输入入1 1，由状，由状态S S1 1转入状入状态S S2 2，并，并输出出0 0；1/0如果仍接着如果仍接着输入入1 1，由状，由状态S S2 2转入状入状态S S3 3，并，并输出出1 1；1/1此后若此后若继续输入入1 1，电路仍停路仍停留在状留在状态S S3 3，并，并输出出1 1。1/1电路无路无论处在什么状在什么状态，只要只要输
21、入入0 0，都，都应回到初回到初始状始状态，并，并输出出0 0，以便，以便重新重新计数。数。0/00/00/00/0原原始始状状态图中中，凡凡是是在在输入入相相同同时，输出出相相同同、要要转换到到的的次次态也也相相同同的的状状态，称称为等等价价状状态。状状态化化简就就是是将将多多个个等等价价状状态合合并并成成一个状一个状态，把多余的状，把多余的状态都去掉，从而得到最都去掉，从而得到最简的状的状态图。状态化简状态化简2状态分配状态分配3所得原始状所得原始状态图中，状中，状态S S2 2和和S S3 3等价。因等价。因为它它们在在输入入为1 1时输出都出都为1 1，且都，且都转换到次到次态S S3
22、 3；在；在输入入为0 0时输出都出都为0 0，且都，且都转换到次到次态S S0 0。所以它。所以它们可以合并可以合并为一个状一个状态，合并后的状，合并后的状态用用S S2 2表示。表示。S0=00S1=01S2=104选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程选用用2 2个个CPCP下下降降沿沿触触发的的JKJK触触发器器，分分别用用FFFF0 0、FFFF1 1表表示示。采采用用同步方案，即取：同步方案，即取：输出出方方程程状状态方方程程比较，得驱动方程：比较，得驱动方程：电电路路图图5检查电路能否自启动检查电路能否自启动6将无效状态将无效状态1111代入
23、输出代入输出方程和状态方程计算：方程和状态方程计算：电路能够电路能够自启动。自启动。续：Step6：检查电路能否自启路能否自启动 将状将状态“11” 代入状代入状态方程和方程和输出方程，出方程，分分别求求X=0/1下的次下的次态和和现态下的下的输出，出，得到：得到：能自启动能自启动Discuss： 本例本例5.3.2中，若采用中，若采用D触触发器，器，则需与需与D触触发器的特性方程器的特性方程对照，找出照，找出D端端对应的的逻辑式来，即式来，即D触触发器的器的驱动方程。方程。用用用用D D触发器组成的数据检测器电路触发器组成的数据检测器电路触发器组成的数据检测器电路触发器组成的数据检测器电路同
24、步计数器的设计举例同步计数器的设计举例例例例例5.3.35.3.35.3.35.3.3 设计设计一个同步一个同步一个同步一个同步5 5 5 5进进制加法制加法制加法制加法计计数器数器数器数器（2 2 2 2）状态分配，列状态转换编码表）状态分配，列状态转换编码表）状态分配，列状态转换编码表）状态分配，列状态转换编码表。(1(1）根据）根据设计要求，要求，设定状定状态，画出状画出状态转换图。该状状态图不不须化化简。状状态转换编码表表状态转换顺序状态转换顺序状态转换顺序状态转换顺序现现现现 态态态态次次次次 态态态态输输输输 出出出出QQ2 2 n n QQ1 1 n n QQ0 0 n n QQ
25、1 1 n+1n+1 QQ1 1 n+1n+1 QQ0 0 n+1n+1 Y YS S0 0S S1 1S S2 2S S3 3S S4 40 0 0 0 0 0 0 0 10 0 10 1 00 1 00 1 10 1 11 0 0 1 0 0 0 0 1 0 0 1 0 1 00 1 00 1 10 1 11 0 01 0 00 0 0 0 0 0 0 00 00 00 01 1（3 3 3 3）选择触发器。选用）选择触发器。选用）选择触发器。选用）选择触发器。选用JKJK触发器。触发器。触发器。触发器。（4 4 4 4）求各触）求各触）求各触）求各触发发器的器的器的器的驱动驱动方程和方程
26、和方程和方程和进进位位位位输输出方程。出方程。出方程。出方程。 列出列出列出列出JKJK触触触触发发器的器的器的器的驱动驱动表表表表，画出，画出，画出，画出电电路的次路的次路的次路的次态态卡卡卡卡诺图诺图。0 00 11 01 1Qn Qn+10 1 1 0JK JK JK触触发器的器的驱动表表 牢牢记在心在心 ! 根据次根据次根据次根据次态态卡卡卡卡诺图诺图和和和和JKJK触触触触发发器的器的器的器的驱动驱动表可得各触表可得各触表可得各触表可得各触发发器的器的器的器的驱驱动动卡卡卡卡诺图诺图：0 00 11 01 1Qn Qn+10 1 1 0JK JK触发器的驱动表触发器的驱动表 0010
27、1 0 00 11 01 1Qn Qn+10 1 1 0JKJKJK触触发器的器的驱动表表 0110011110再画出输出卡诺图再画出输出卡诺图再画出输出卡诺图再画出输出卡诺图 可得可得可得可得电电路的路的路的路的输输出方程：出方程：出方程：出方程：（5 5）将各）将各驱动方程方程归纳如下：如下：（6 6）画）画逻辑图。利用利用利用利用逻辑逻辑分析的方法画出分析的方法画出分析的方法画出分析的方法画出电电路完整的状路完整的状路完整的状路完整的状态图态图。（7 7）检查能否自启能否自启动 可可见，如果，如果电路路进入无效状入无效状态101101、110110、111111时，在在CPCP脉冲作用下
28、，分脉冲作用下，分别进入有效状入有效状态010010、010010、000000。所以。所以电路能路能够自启自启动。54例例5.3.1 用用JK触触发发器器设设计计一一个个同同步步五五进进制制计计数数电电路路，当当计计数数到到最最后后一一个个状状态时电路输出态时电路输出1 1，其余状态电路输出，其余状态电路输出0 0。 例例5.3.1 同步同步时序逻辑电路设计时序逻辑电路设计 原始状原始状态转换图编码状状态转换图55状状态转换表表表中表中代表代表计数脉冲；数脉冲；栏内的内的值为计数器的次数器的次态；是是计数器初数器初态的最小的最小项编号号 栏内的内的值为计数器的初数器的初态；例例5.3.1 同
29、步同步时序逻辑电路设计时序逻辑电路设计56 次次态卡卡诺图例例5.3.1 同步同步时序逻辑电路设计时序逻辑电路设计571 1 状态方程状态方程3 3 驱动方程驱动方程2 JK触发器表达形式触发器表达形式例例5.3.1 同步同步时序逻辑电路设计时序逻辑电路设计58 逻辑电路路图 状状态转换图 例例5.3.1 同步同步时序逻辑电路设计时序逻辑电路设计59例例5.3.3 输输入入为为一一串串行行随随机机信信号号，当当出出现现110110序序列列时时检检测测器器能能识识别别并并使使输输出出信信号号输输出出“1 1”，对对于于其其他他任任何何输输入入序序列列，输输出出皆皆为为“0 0”。例例5.3.3
30、序列数据检测器设计序列数据检测器设计 原始状原始状态转换表表60原始状原始状态转换图简化后状化后状态转换图全状全状态转换图例例5.3.3 序列数据检测器设计序列数据检测器设计61 次次态卡卡诺图状态方程状态方程驱动方程驱动方程例例5.3.3 序列数据检测器设计序列数据检测器设计62 逻辑电路路图 状状态转换图例例5.3.3 序列数据检测器设计序列数据检测器设计63例例5.3.4 用用边边沿沿JK触触发发器器设设计计一一个个异异步步7进进制制计计数数器器，并并要要求求带带有有进进位位输输出出，写写出出设设计过程，画出逻辑电路图。计过程，画出逻辑电路图。 例例5.3.4 异步异步7进制计数器设计进
31、制计数器设计 状状态转换图64状状态转换图状状态编码例例5.3.4 异步异步7进制计数器设计进制计数器设计65时钟方程方程次次态卡卡诺图例例5.3.4 异步异步7进制计数器设计进制计数器设计66 1 1 状态方程状态方程3 3 驱动方程驱动方程2 JK触发器表达形式触发器表达形式例例5.3.4 异步异步7进制计数器设计进制计数器设计67逻辑电路路图 状状态转换图例例5.3.4 异步异步7进制计数器设计进制计数器设计5.4 若干常用时序逻辑电路 5.4.1 寄存器和移位寄存器寄存器和移位寄存器 5.4.2 计数器数器 二二进制制计数器和非二数器和非二进制制计数器。数器。 加法加法计数器、减法数器
32、、减法计数器和可逆数器和可逆计数器。数器。 同步同步计数器和异步数器和异步计数器数器5.4.1 寄存器和移位寄存器一、寄存器：一、寄存器：用于寄存一用于寄存一组组二二值值代代码码。NN位寄存器由位寄存器由NN个触个触发发器器组组成，可存放一成，可存放一组组NN位二位二值值代代码码只要求其中每个触只要求其中每个触发发器可置器可置1 1，置，置0 0，所以不管什，所以不管什么么结结构构例例5.4.15.4.1：同步同步RSRS、4 4位位例例例例5.4.25.4.2：用：用：用：用维维- -阻触阻触阻触阻触发发器器器器结结构的构的构的构的74LS17574LS1757474LS175175的功能的
33、功能: :RD是异步清零控制端。是异步清零控制端。D0D3是并行数据输入端，是并行数据输入端，CP为时钟脉冲端。为时钟脉冲端。Q0Q3是并行数据输出端。是并行数据输出端。0111RD清零清零10CP时钟时钟 d0 d1 d2 d3 D0 D1 D2 D3输输 入入0 0 0 0d0 d1 d2 d3保保 持持保保 持持Q0 Q1 Q2 Q3输输 出出工作模式工作模式异步清零异步清零数码寄存数码寄存数据保持数据保持数据保持数据保持7474LS175175的功能表的功能表二二、移位寄存器、移位寄存器 移移移移位位位位寄寄寄寄存存存存器器器器不不不不但但但但可可可可以以以以寄寄寄寄存存存存数数数数码
34、码码码，而而而而且且且且在在在在移移移移位位位位脉脉脉脉冲冲冲冲作作作作用用用用下，寄存器中的数码可根据需要下，寄存器中的数码可根据需要下，寄存器中的数码可根据需要下，寄存器中的数码可根据需要向左或向右移动向左或向右移动向左或向右移动向左或向右移动1 1 1 1位位位位。1 1单单向移位寄存器向移位寄存器 （1 1）右移寄存器（）右移寄存器（D触发器组成的触发器组成的4 4位右移寄存器）位右移寄存器）右右移移寄寄存存器器的的结结构构特特点点：左左边边触触发发器器的的输输出出端端接接右右邻邻触触发发器的输入端。器的输入端。移位脉冲移位脉冲移位脉冲移位脉冲输入数码输入数码输入数码输入数码输输输输
35、出出出出CPCPD DI IQQ0 0 QQ1 1 QQ2 2 QQ3 30 00 0 0 00 0 0 0 设移位寄存器的初始状态为设移位寄存器的初始状态为设移位寄存器的初始状态为设移位寄存器的初始状态为00000000，串行输入，串行输入，串行输入，串行输入数码数码数码数码D DI I=1101=1101，从高位到低位依次输入。其，从高位到低位依次输入。其，从高位到低位依次输入。其，从高位到低位依次输入。其状状状状态表如下：态表如下：态表如下：态表如下：111 0 0 01 1 0 012030 1 1 0141 0 1 1右移寄存器的时序图：右移寄存器的时序图：右移寄存器的时序图：右移寄
36、存器的时序图： 由于右移寄存器移位的方向由于右移寄存器移位的方向由于右移寄存器移位的方向由于右移寄存器移位的方向为为D DI IQQ0 0 0 0QQ1 1 1 1QQ2 2 2 2QQ3 3 3 3，所以又称，所以又称，所以又称，所以又称上移寄存器上移寄存器上移寄存器上移寄存器。 在在4 4个个CPCP作作用用下下，输输入入的的4 4位位串串行行数数码码11011101全全部部存存入入了了寄寄存存器器中。中。这种方式称为这种方式称为串行输入方式串行输入方式。移位脉冲移位脉冲移位脉冲移位脉冲输入数码输入数码输入数码输入数码输输输输 出出出出CPCPD DI IQQ0 0 QQ1 1 QQ2 2
37、 QQ3 30 01 12 23 34 41 11 10 01 10 0 0 00 0 0 01 0 0 01 0 0 01 1 0 01 1 0 00 1 1 00 1 1 01 0 1 11 0 1 1（2 2）左移寄存器）左移寄存器 2 2 双向移位寄存器双向移位寄存器 将将将将右右右右移移移移寄寄寄寄存存存存器器器器和和和和左左左左移移移移寄寄寄寄存存存存器器器器组组合合合合起起起起来来来来，并并并并引引引引入入入入一一一一控控控控制制制制端端端端S便构成既可左移又可右移的双向移位寄存器。便构成既可左移又可右移的双向移位寄存器。便构成既可左移又可右移的双向移位寄存器。便构成既可左移又可
38、右移的双向移位寄存器。左移寄存器的结构特点：左移寄存器的结构特点：右边触发器的输出端接左邻触发右边触发器的输出端接左邻触发器的输入端。器的输入端。当当当当S S=1=1时时，D D0 0= =D DS SR R、D D1 1= =QQ0 0、D D2 2= =QQ1 1、D D3 3= =QQ2 2，实现实现右移操作；右移操作；右移操作；右移操作；其中，其中，DSR为右移串行输入端，为右移串行输入端，DSL为左移串行输入端。为左移串行输入端。当当当当S S S S=0=0=0=0时，时，时，时，D D D D0 0 0 0= = = =Q Q Q Q1 1 1 1、D D D D1 1 1 1
39、= = = =Q Q Q Q2 2 2 2、D D D D2 2 2 2= = = =Q Q Q Q3 3 3 3、D D D D3 3 3 3= = = =D D D DSLSLSLSL，实现左移操作。，实现左移操作。，实现左移操作。，实现左移操作。 D D触发器组成的双向移位寄存器：触发器组成的双向移位寄存器：移位寄存器（代码在寄存器中左移位寄存器（代码在寄存器中左/ /右移动）右移动）小结小结具有存具有存储储 + + 移位功能移位功能器件实例：器件实例：器件实例：器件实例：74LS 19474LS 194，左左左左/ /右移，并行输入，保右移，并行输入，保右移，并行输入，保右移，并行输入
40、，保持，异步置零等持，异步置零等持，异步置零等持，异步置零等功能功能功能功能R RD DS S1 1S S0 0工作状工作状态态0 0X XX X置零置零1 10 00 0保持保持1 10 01 1右移右移1 11 10 0左移左移1 11 11 1并行输并行输入入集成移位寄存器集成移位寄存器74194741947419474194为为四位双向移位寄存器四位双向移位寄存器四位双向移位寄存器四位双向移位寄存器。Q0和和Q3分分别别是是左左移移和和右右移移时时的的串串行行输输出出端端，Q0、Q1、Q2和和Q3为为并行输出端。并行输出端。DSL 和和DSR分分别别是是左左移移和和右右移移串串行行输输
41、入入。D0、D1、D2 2和和D3是是并并行行输输入端。入端。74194的功能表的功能表输输 入入输输输输 出出出出工作模式工作模式工作模式工作模式清零清零清零清零控控控控 制制制制串行输入串行输入串行输入串行输入时钟时钟时钟时钟并行输入并行输入并行输入并行输入R RD DS S1 1 S S0 0D DSL SL D DSRSRCPCPD D0 0 D D1 1 D D2 2 D D3 3QQ0 0 QQ1 1 QQ2 2 QQ3 30 0 0 0 0 00 0 0 0异步清零异步清零异步清零异步清零1 10 00 0 QQ0 0n n QQ1 1n n QQ2 2n n QQ3 3n n保
42、保保保 持持持持1 11 10 10 10 10 1 1 1 0 0 1 1 QQ0 0n n QQ1 1n n QQ2 2n n0 0 QQ0 0n n QQ1 1n n QQ2 2n n右右右右 移移移移1 11 11 01 01 01 01 1 0 0 QQ1 1n n QQ2 2n n QQ3 3n n 1 1QQ1 1n n QQ2 2n n QQ3 3n n 0 0左左左左 移移移移1 11 11 1 D D0 0 D D1 1 D D2 2 D D3 3D D0 0 D D1 1 D D2 2 D D3 3并行置数并行置数并行置数并行置数扩展应用（四位扩展应用（四位 八位）八位）
43、计数器计数器用以统计输入脉冲用以统计输入脉冲CPCP个数的电路。个数的电路。5.3.2 计数器数器计数器的分类：（2 2）按按数数字字的的增增减减趋势可可分分为加加法法计数数器器、减减法法计数器和数器和可逆可逆计数器。数器。（1 1）按按计计数数进进制制可可分分为为二二进进制制计计数数器器和和非非二二进制计数器。进制计数器。非二非二进制计数器中最典型的是进制计数器中最典型的是十十进制计数器。进制计数器。（3 3）按按计计数数器器中中触触发发器器翻翻转转是是否否与与计计数数脉脉冲冲同同步分为步分为同步计数器同步计数器和和异步计数器异步计数器。 (4) (4) 按按按按计数容量计数容量计数容量计数
44、容量分，十进制，分，十进制，分，十进制，分，十进制，6060进制进制进制进制用于计数、分频、定时、产生节拍脉冲等用于计数、分频、定时、产生节拍脉冲等用于计数、分频、定时、产生节拍脉冲等用于计数、分频、定时、产生节拍脉冲等计数数器器二二进制制计数器数器十十进制制计数器数器N进制制计数器数器加法加法计数器数器同步同步计数器数器异步异步计数器数器减法减法计数器数器可逆可逆计数器数器加法加法计数器数器减法减法计数器数器可逆可逆计数器数器二二进制制计数器数器十十进制制计数器数器N进制制计数器数器计数器数器的的分析分析计数器数器的的设计电路由路由触触发器器构成构成电路由路由集成集成组件件构成构成用用触触发
45、器器实现用用集成集成组件件实现计数器的研究内容计数器的研究内容同步计数器的分析同步计数器的分析同步计数器的特点：同步计数器的特点：在同步计数器内部，各在同步计数器内部，各个触发器都受个触发器都受同一时钟脉冲同一时钟脉冲输入计数脉输入计数脉冲的控制，因此，冲的控制，因此，它们状态的更新几乎是同它们状态的更新几乎是同时的时的，故被称为，故被称为 “ 同步计数器同步计数器 ”。例：例：三位二三位二进制同步加法制同步加法计数器。数器。三位二进制同步加法计数器三位二进制同步加法计数器三位二进制同步加法计数器三位二进制同步加法计数器Q2Q2J2K2Q1Q1J1K1Q0Q0J0K0&计数脉冲数脉冲CP一、同
46、步一、同步计数器数器1.同步二同步二同步二同步二进进制制制制计计数器数器数器数器同步二同步二同步二同步二进进制加法制加法制加法制加法计计数器数器数器数器原理原理原理原理：根据二：根据二：根据二：根据二进进制加法运算制加法运算制加法运算制加法运算规则规则可知：在多位二可知：在多位二可知：在多位二可知：在多位二进进制数末位加制数末位加制数末位加制数末位加1 1，若若第第第第i位以下皆位以下皆位以下皆位以下皆为为1 1时时，则则第第第第i位位位位应应翻翻翻翻转转。而最低位的状而最低位的状而最低位的状而最低位的状态态在每次加在每次加在每次加在每次加1 1时时都要都要都要都要翻翻翻翻转转。 ex: 1
47、0 1 1 0 1 1ex: 1 0 1 1 0 1 1+ 1+ 1 1 0 1 1 1 0 0 1 0 1 1 1 0 0 同步同步同步同步计计数器既可用数器既可用数器既可用数器既可用T触触触触发发器构成，也可以用器构成，也可以用器构成，也可以用器构成，也可以用T触触触触发发器构成。器构成。器构成。器构成。T触发器构成触发器构成计数器计数器的的原则原则： 每次每次CP到达时，应该使该翻转的那些触到达时，应该使该翻转的那些触发器输入端发器输入端Ti1，不该翻转的，不该翻转的Ti0。 由此得出规律，若用由此得出规律，若用T触发器构成计数器，则触发器构成计数器，则第第i位触发器输入端位触发器输入端
48、Ti的逻辑式应为：的逻辑式应为： （5.3.15.3.1）3 3位二位二进制同步加法制同步加法计数器数器选用用3 3个个CPCP下降沿触下降沿触发的的JKJK触触发器，器，分分别用用FFFF0 0、FFFF1 1、FFFF2 2表示。表示。状状态图输出方程：出方程：时钟方程：方程：时序序图FFFF0 0每每输入一个入一个时钟脉冲翻脉冲翻转一次一次FFFF1 1在在Q Q0 0=1=1时，在下一个，在下一个CPCP触触发沿到来沿到来时翻翻转。FFFF2 2在在Q Q0 0=Q=Q1 1=1=1时，在下一，在下一个个CPCP触触发沿到来沿到来时翻翻转。电路图由于没有由于没有无效无效状状态，电路能路
49、能自启自启动。推广到推广到n n位二位二进制同制同步加法步加法计数器数器驱动方程方程输出方程出方程4位同步二位同步二进制加制加法法计数器数器Fig5.3.11(P242)各驱动方程各驱动方程： 状态方程：状态方程： (5.3.3) 输出方程：输出方程： CQ0Q1Q2Q4由由（5.3.3） （5.3.4）求出电路的状态转求出电路的状态转换表换表表表5.3.3- Page243C何时等于何时等于1？ （5.3.4） 计数脉冲计数脉冲计数脉冲计数脉冲序号序号序号序号电电电电 路路路路 状状状状 态态态态等效十等效十等效十等效十进制数进制数进制数进制数QQ3 3 QQ2 2 QQ1 1 QQ0 00
50、 01 12 23 34 45 56 67 78 89 910101111121213131414151516160 0 0 00 0 0 00 0 0 10 0 0 10 0 1 00 0 1 00 0 1 10 0 1 10 1 0 00 1 0 00 1 0 10 1 0 10 1 1 00 1 1 00 1 1 10 1 1 11 0 0 01 0 0 01 0 0 11 0 0 11 0 1 01 0 1 01 0 1 11 0 1 11 1 0 01 1 0 01 1 0 11 1 0 11 1 1 01 1 1 01 1 1 11 1 1 10 0 0 00 0 0 00 01
51、12 23 34 45 56 67 78 89 91010111112121313141415150 0状态转换图状态转换图状态转换图状态转换图时序图时序图时序图时序图小结：小结：若计数输入脉冲的频率为若计数输入脉冲的频率为f0，则，则Q0、Q1、Q2、Q3的频率分别为的频率分别为1/2f0,1/4f0,1/8f0,1/16f0.所以也称为所以也称为分频器分频器一个循环周期为一个循环周期为16个计数脉冲个计数脉冲，Q3产生产生进进位信号，位信号，又称为又称为十六进十六进制计数制计数器器N位二进制计数器的容量为位二进制计数器的容量为集成二进制计数器举例集成二进制计数器举例 4 4位二位二进制同步
52、加法制同步加法计数器数器7416174161- -page245器件实例：器件实例：7416174161工作状态工作状态工作状态工作状态X X0 0X XX XX X置置置置 0 0（异步）（异步）（异步）（异步）1 10 0X XX X预置数（同预置数（同预置数（同预置数（同步）步）步）步）X X1 11 10 01 1保持（包括保持（包括保持（包括保持（包括C C）X X1 11 1X X0 0保持（保持（保持（保持（C=0C=0）1 11 11 11 1计数计数计数计数器件实例：741613 3位二位二进制同步减法制同步减法计数器数器选用用3 3个个CPCP下降沿触下降沿触发的的JKJK
53、触触发器，器，分分别用用FFFF0 0、FFFF1 1、FFFF2 2表示。表示。状状态图输出方程：出方程：时钟方程：方程：时序图FFFF0 0每每输入一个入一个时钟脉冲翻脉冲翻转一一次次FFFF1 1在在Q Q0 0=0=0时，在下一个，在下一个CPCP触触发沿到来沿到来时翻翻转。FFFF2 2在在Q Q0 0=Q=Q1 1=0=0时，在下一个，在下一个CPCP触触发沿到来沿到来时翻翻转。电路图由于没有无效由于没有无效状状态，电路能路能自启自启动。推广到推广到n n位二位二进制同制同步减法步减法计数器数器驱动方程方程输出方程出方程同步二同步二进制减法制减法计数器数器原理：根据二原理：根据二原
54、理：根据二原理：根据二进进制减法运算制减法运算制减法运算制减法运算规规则则可知：在多位二可知：在多位二可知：在多位二可知：在多位二进进制数末制数末制数末制数末位减位减位减位减1 1，若第若第若第若第i i位以下皆位以下皆位以下皆位以下皆为为0 0时时，则则第第第第i i位位位位应应翻翻翻翻转转。 由此得出由此得出由此得出由此得出规规律，若用律，若用律，若用律，若用T T触触触触发发器构成器构成器构成器构成计计数器，数器，数器，数器，则则第第第第i i位触位触位触位触发发器器器器输输入端入端入端入端TiTi的的的的逻辑逻辑式式式式应为应为：图图图图5.3.165.3.16同步同步加减加减计数器计
55、数器加加/减减计数器数器加加/ /减减计数数结果果加加/减减计数器数器计数数结果果两种解决方案两种解决方案3位二进制同步位二进制同步可逆可逆计数器计数器设用用U/DU/D表示表示加减加减控制信号，且控制信号，且U/DU/D0 0时作作加加计数，数，U/D U/D 1 1时作作减减计数，数，则把二把二进制同步加法制同步加法计数器的数器的驱动方程和方程和U/DU/D相与，相与，把减法把减法计数器的数器的驱动方程和方程和U/DU/D相与，再把二者相加，便可得相与，再把二者相加，便可得到二到二进制同步制同步可逆可逆计数器的数器的驱动方程。方程。输出方程出方程方案方案1电路路图a.a.单时钟方式：方式：
56、加加加加/ / / /减脉冲用减脉冲用减脉冲用减脉冲用同一同一同一同一输输入端，入端，入端，入端，由由由由加加加加/ / / /减控制减控制减控制减控制线线的的的的高低高低高低高低电电平决定平决定平决定平决定加加加加/ / / /减减减减器件器件器件器件实实例：例：例：例：74LS19174LS191（用（用（用（用T T触触触触发发器）器）器）器）（5.3.95.3.9）工作状态工作状态工作状态工作状态X X1 11 1X X保持保持保持保持X XX X0 0X X预置数预置数预置数预置数( (异步异步异步异步) )0 01 10 0加计数加计数加计数加计数0 01 11 1减计数减计数减计
57、数减计数何为异步何为异步何为异步何为异步？只要只要只要只要LDLD0 0，即，即，即，即置数，跟置数，跟置数，跟置数，跟时钟无时钟无时钟无时钟无关！关！关！关！4 4位集成二位集成二进制同步可逆制同步可逆计数器数器74LS19174LS191U/DU/D是加减是加减计数控制端；数控制端；CTCT是使能端；是使能端；LDLD是异步置数控制端；是异步置数控制端；D D0 0D D3 3是并行数据是并行数据输入端；入端；Q Q0 0Q Q3 3是是计数器状数器状态输出端；出端；CO/BOCO/BO是是进位借位信号位借位信号输出端；出端；RCRC是多个芯片是多个芯片级联时级间串行串行计数使能数使能端，
58、端，CTCT0 0，CO/BOCO/BO1 1时，RCRCCPCP，由，由RCRC端端产生的生的输出出进位脉冲位脉冲的波形与的波形与输入入计数脉冲的波形相同。数脉冲的波形相同。图图图图5.3.175.3.17（5.3.95.3.9） 同步十六进制加同步十六进制加/减计数器减计数器74LS191的时序图参见图的时序图参见图5.3.18(P249)b.双双时钟方式方式-add/sub 有自己的有自己的时钟器件器件实例：例：74LS193（采用（采用T触触发器，即器，即T=1）4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS193CRCR是异步清零端，高是异步清零端，高电平有效；平有效
59、；LDLD是异步置数端，低是异步置数端，低电平有效；平有效；CPCPU U是加法是加法计数脉冲数脉冲输入端；入端；CPCPD D是减法是减法计数脉冲数脉冲输入端；入端； D D0 0D D3 3是并行数据是并行数据输入端；入端；Q Q0 0Q Q3 3是是计数器状数器状态输出端；出端； COCO是是进位脉冲位脉冲输出端；出端；BOBO是借位脉冲是借位脉冲输出端；出端；多个多个74LS19374LS193级联时，只要把低，只要把低位的位的COCO端、端、BOBO端分端分别与高位的与高位的CPCPU U、CPCPD D连接起来，各个芯片的接起来，各个芯片的CRCR端端连接在一起，接在一起，LDLD
60、端端连接在一起，就可以了。接在一起，就可以了。非二进制计数器非二进制计数器N进制制计数器又称模数器又称模N计数器。数器。当当N N=2=2n n时，就就是是前前面面讨论的的n n位位二二进制制计数数器器；当当N N22n n时，为非非二二进制制计数数器器。非非二二进制制计数器中最常用的是数器中最常用的是十十进制制计数器数器。 十十进制制计数器与二数器与二进制制计数器差数器差别在哪里？在哪里？2、同步十、同步十进制制计数器数器加法加法计数器数器基本原理基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个cp电路状态回到0000。当当计到到9th CP时Q3Q2Q1Q01001，T0
61、1、T10、T20、T31 When When 10th10th CP arrivesCP arrives，FF0 FF0 & FF3 & FF3 flipflopflipflop , , FF1 & FF2 FF1 & FF2 hold (3)作状作状态转换表。表。设初初态为Q Q3 3Q Q2 2Q Q1 1Q Q0 0=0000=0000，代代入入次次态方方程程进行行计算算，得得状状态转换表。表。现现 态态次次次次 态态态态QQ3 3 n n QQ2 2 n n QQ1 1 n n QQ0 0 n n QQ3 3 n+1n+1 QQ2 2 n+1n+1 QQ1 1 n+1n+1 QQ0
62、0 n+1n+1 0 0 0 010000 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1010011000010000010100110111000011001（1）写出驱动方程：）写出驱动方程：（2）转换成次态方程）转换成次态方程 （4 4）作作状状态图和和时序序图。（5）检查电路能否）检查电路能否自启动自启动 用用用用同同同同样样的的的的分分分分析析析析方方方方法法法法分分分分别别求求求求出出出出6 6种种种种无无无无效效效效状状状状态态下下下下的的的的次次次次态态，得得得得到到到到完完完完整整整整的的的的状状状
63、状态态转换图转换图。 由由于于电路路中中有有4 4个个触触发器器，它它们的的状状态组合合共共有有1616种种。而而在在8421BCD8421BCD码计数器中只用了数器中只用了1010种，称种，称为有效状有效状态。其余。其余6 6种状种状态称称为无效状无效状态。 当当由由于于某某种种原原因因，使使计数数器器进入入无无效效状状态时，如如果果能能在在时钟信信号号作用下，最作用下，最终进入入有效状有效状态，我，我们就称就称该电路具有路具有自启自启动能力能力。可可见，该计数器能数器能够自启自启动。集成十进制计数器举例集成十进制计数器举例8421842184218421BCDBCD码码同步加法同步加法同步
64、加法同步加法计计数器数器数器数器74160-74160-74160-74160-与与与与74161741617416174161类类似似似似01111RD清零清零0111LD预置预置 0 01 1EPET使能使能CP时钟时钟 d3 d2 d1 d0 D3 D2 D1 D0预置数据输入预置数据输入0 0 0 0d3 d2 d1 d0保保 持持保保 持持十进制计十进制计 数数Q3 Q2 Q1 Q0输出输出工作模式工作模式异步清零异步清零同步置数同步置数数据保持数据保持数据保持数据保持加法加法计数数7416074160的功能表的功能表减法减法计数器数器基本原理：基本原理：基本原理：基本原理：对对二二
65、二二进进制减法制减法制减法制减法计计数器数器数器数器进进行修改，行修改，行修改，行修改，在在00000000时减减“1 1”后跳后跳变为10011001，然然然然后按二后按二后按二后按二进进制减法制减法制减法制减法计计数就行了。数就行了。数就行了。数就行了。当当当当计计到到到到1st CP1st CP时时Q3Q2Q1Q0Q3Q2Q1Q000000000，T1T1T2T20 0、T0T0T3T31 1 When 1st CP When 1st CP arrivesarrives，FF0 & FF0 & FF3 FF3 flipflopflipflop , , FF1 & FF2 FF1 & FF
66、2 holdhold能自启能自启动十十进制可逆制可逆计数器数器基本原理一致，基本原理一致，电路只用到路只用到00001001的的十十个状个状态实例器件例器件单时钟：74190,168-P255双双时钟：74192异步计数器的分析异步计数器的分析异步异步计数器的特点：数器的特点：在异步在异步计数数器内部，有的触器内部，有的触发器直接受器直接受输入入计数脉冲控制，有的触数脉冲控制，有的触发器器则是是把其它触把其它触发器的器的输出信号作出信号作为自自己的己的时钟脉冲，脉冲，因此各个触因此各个触发器器状状态变换的的时间先后不一，故被先后不一，故被称称为“ 异步异步计数器数器 ”。二、异步计数器二、异步
67、计数器1、二、二进制制计数器数器异步二异步二进制加法制加法计数器数器在末位在末位+1+1时，从，从低位到高位低位到高位逐位逐位进位方式工作，因此其中各个位方式工作，因此其中各个触触发器不是器不是同步同步翻翻转的。的。原原则：每一位：每一位从从“1 1”变“0 0”时，向，向高高位位发出出进位，使位，使高高位位翻翻转！3 3位二进制异步加法计数器位二进制异步加法计数器状状态图选用用3个个CPCP下降沿下降沿触触发的的JKJK触触发器，器，分分别用用FFFF0 0、FFFF1 1、FFFF2 2表示。表示。输出方程：出方程：时钟方程：方程：时时序序图图FFFF0 0每每输入一个入一个时钟脉冲翻脉冲
68、翻转一次，一次，FFFF1 1在在Q Q0 0由由1 1变0 0时翻翻转，FF2FF2在在Q1Q1由由1 1变0 0时翻翻转。3 3个个JKJK触触发器都是在器都是在需要翻需要翻转时就有就有下降下降沿，沿，不需要翻不需要翻转时没有没有下降沿，所以下降沿，所以3 3个触个触发器都器都应接成接成T T 型。型。驱动方程：方程：电路路图图5.3.27-p2565.3.27-p256异步二异步二进制减法制减法计数器数器在末位在末位-1-1时，从低位到高位，从低位到高位逐位逐位借位方式工作。借位方式工作。原原则：每一位从：每一位从“0 0”变“1 1”时，向，向高高位位发出出借借位，位，使使高位高位翻翻
69、转3位二进制异步减法计数器位二进制异步减法计数器状状态图选用用3 3个个CPCP下降沿下降沿触触发的的JKJK触触发器，器，分分别用用FFFF0 0、FFFF1 1、FFFF2 2表示。表示。输出方程：出方程：时钟方程：时钟方程：时序图FFFF0 0每每输入一个入一个时钟脉冲翻脉冲翻转一次，一次，FFFF1 1在在Q Q0 0由由0 0变1 1时翻翻转，FFFF2 2在在Q Q1 1由由0 0变1 1时翻翻转。3 3个个JKJK触触发器都是在需要翻器都是在需要翻转时就有下降沿，不需要翻就有下降沿，不需要翻转时没有下降沿，所以没有下降沿，所以3 3个触个触发器都器都应接成接成T T 型。型。驱动
70、方程：方程：电路路图二二进制异步加法制异步加法计数器（数器（4 4位）位） 工作原理工作原理： 4 4个个JKJK触触发器都接成器都接成T T触触发器。器。 每当每当Q2Q2由由1 1变0 0，FFFF3 3向相反的状向相反的状态翻翻转一次。一次。 每来一个每来一个CPCP的下降沿的下降沿时，FF0FF0向相反的状向相反的状态翻翻转一次；一次； 每当每当Q0Q0由由1 1变0 0，FF1FF1向相反的状向相反的状态翻翻转一次；一次； 每当每当Q1Q1由由1 1变0 0，FFFF2 2向相反的状向相反的状态翻翻转一次；一次；用用“观察法观察法”作出该电路的时序波形图和状态图。作出该电路的时序波形
71、图和状态图。由由由由时时序序序序图图可可可可以以以以看看看看出出出出，QQ0 0 0 0、QQl l、QQ2 2 2 2、QQ3 3 3 3的的的的周周周周期期期期分分分分别别是是是是计计数数数数脉脉脉脉冲冲冲冲( ( ( (CPCP) ) ) )周周周周期期期期的的的的2 2 2 2倍倍倍倍、4 4 4 4倍倍倍倍、8 8 8 8倍倍倍倍、16161616倍，因而倍，因而倍，因而倍，因而计计数器也可作数器也可作数器也可作数器也可作为为分分分分频频器。器。器。器。二进制异步减法计数器二进制异步减法计数器用用用用4 4 4 4个个个个上升沿上升沿上升沿上升沿触触触触发发的的的的D D触触触触发发
72、器器器器组组成的成的成的成的4 4 4 4位异步二位异步二位异步二位异步二进进制减法制减法制减法制减法计计数器。数器。数器。数器。 工作原理：工作原理：D D触触发器也都接成器也都接成T T触触发器。器。 由由于于是是上上升升沿沿触触发，则应将将低低位位触触发器器的的Q Q端端与与相相邻高高位位触触发器的器的时钟脉冲脉冲输入端相入端相连，即从，即从Q Q端取借位信号。端取借位信号。 它也同它也同样具有分具有分频作用。作用。二进制异步减法计数器的二进制异步减法计数器的时序波形图和状态图。时序波形图和状态图。 在在在在异异异异步步步步计计数数数数器器器器中中中中，高高高高位位位位触触触触发发器器器
73、器的的的的状状状状态态翻翻翻翻转转必必必必须须在在在在相相相相邻邻触触触触发发器器器器产产生生生生进进位位位位信信信信号号号号（加加加加计计数数数数）或或或或借借借借位位位位信信信信号号号号（减减减减计计数数数数）之之之之后后后后才才才才能能能能实实现现，所以工作速度所以工作速度所以工作速度所以工作速度较较低。低。低。低。为为了提高了提高了提高了提高计计数速度，可采用同步数速度，可采用同步数速度，可采用同步数速度，可采用同步计计数器。数器。数器。数器。 二进制异步计数器二进制异步计数器级间连接规律级间连接规律2 2、异步十、异步十进制加法制加法计数器数器原理原理：在在4 4位二位二进制异步加法
74、制异步加法计数器上修改而成，数器上修改而成，要跳要跳过1010 1111这六个六个状状态1 2 3 4 5 6 7 8 9 10J=0J=1J=0J=K=1J=1J=0Fig 5.3.30Before 8th CPBefore 8th CP，J1J1K1K1J2J2K2K2J0J0K0K01 1，FF0FF0FF2 work as FF2 work as TTFF.FF. J3J30, FF3 holds.0, FF3 holds.When 8th CP comes,When 8th CP comes, J3 J3K3K31 1， FF3 FF3 output(Q3) jumps from o
75、utput(Q3) jumps from 0 to 1.At the same 0 to 1.At the same time, J1time, J10.0.When 9th CP comes,When 9th CP comes, J1 J10 0， FF1 holds. FF1 holds. Q3Q2Q1Q0Q3Q2Q1Q01001.1001.When 10th CP comes,When 10th CP comes, Q0=0,Q3=0, Q0=0,Q3=0, Q3Q2Q1Q0Q3Q2Q1Q00000.0000.1 2 3 4 5 6 7 8 9 10J=0J=1J=0J=K=1J=1J=
76、0时钟输入端入端为CP0，输出端出端为Q0 二二进制制计数数器；器；时钟输入端入端为CP1，输出端出端为Q3 五五进制制计数数器器;如果将如果将Q0与与CP1相相连，CP0作作时钟输入端，入端，Q0Q3作作输出端，出端，则为8421BCD码十十进制制计数器。数器。器件实例：二五器件实例：二五十进制十进制异步计数器异步计数器74LS290Fig 5.3.32-p259异步异步计数器数器优点：点：电路路简单、可靠。、可靠。异步异步计数器缺点：数器缺点：速度慢；速度慢；竞争冒争冒险现象。象。三、任意进制计数器的构成方法三、任意进制计数器的构成方法 用已有的用已有的N进制芯片，组成进制芯片，组成M进制
77、计进制计数器，是常用的方法。数器，是常用的方法。N进制进制M进制进制1 1、用同步清零端或置数、用同步清零端或置数端归零构成端归零构成N N进置计数器进置计数器2 2、用异步清零端或置数、用异步清零端或置数端归零构成端归零构成N N进置计数器进置计数器（1 1）写写出出状状态S SN N- -1 1的的二二进制代制代码。（2 2）求求归零零逻辑，即即求求同同步步清清零零端端或或置置数数控控制制端端信信号的号的逻辑表达式。表达式。（3 3）画）画连线图。（1 1）写写出出状状态SNSN的的二二进制制代代码。（2 2）求求归零零逻辑，即即求求异异步步清清零零端端或或置置数数控控制制端端信信号的号的
78、逻辑表达式。表达式。（3 3）画）画连线图。利用集成利用集成计数器的数器的清零端清零端和和置数端置数端实现归零零，从而构成按自然从而构成按自然态序序进行行计数的数的N N 进制制计数器数器的方法。的方法。在在前前面面介介绍绍的的集集成成计计数数器器中中，清清零零、置置数数均均采采用用同同步步方方式式的的有有74LS16374LS163；均均采采用用异异步步方方式式的的有有74LS19374LS193、74LS19774LS197、74LS19274LS192；清清零零采采用用异异步步方方式式、置置数数采采用用同同步步方方式式的的有有74LS16174LS161、74LS16074LS160；有
79、有的的只只具具有有异异步步清清零零功功能能，如如CC4520CC4520、74LS19074LS190、74LS19174LS191；74LS9074LS90则具有则具有异步清零和异步置零异步清零和异步置零功能。功能。1 1、N MN M原理：原理：原理：原理：计计数循数循数循数循环过环过程中程中程中程中设设法跳法跳法跳法跳过过N-MN-M个状个状个状个状态态。具体方法：置零法（复位法）具体方法：置零法（复位法）具体方法：置零法（复位法）具体方法：置零法（复位法） 置数法（置位法）置数法（置位法）置数法（置位法）置数法（置位法）Fig5.3.33Fig5.3.33p260p2601 1、置零法
80、、置零法实际上就是上就是复位复位，而，而ResetReset只能复位只能复位到到零零。 关于置数法与置零法的几点关于置数法与置零法的几点说明（明（P260P260P261P261） 2 2、置数法可以置成、置数法可以置成任意数（任意数（0 0N N1 1），注），注意包括意包括0 0。 3 3、置零法控制的是、置零法控制的是R RD D信号；置数法控制的是信号；置数法控制的是L LD D信号！信号！ 4 4、关于、关于图5.3.33(a) /(b)5.3.33(a) /(b)的虚的虚线的解的解释：虚虚线有有省略省略和和瞬瞬时出出现两种含意；两种含意； （1 1） 对对于于瞬瞬时时出出现现，原原
81、因因在在于于是是异异步步置置零零和和异异步步置置数数，是是芯芯片片自自身身决决定定的的。例例如如74LS19074LS190、74LS19174LS191就就是是异异步步置置数数；同同步步置置数数有有74LS16074LS160、74LS16174LS161！这这四四个个芯芯片都是异步片都是异步置零的！置零的！ (2) (2) 对于对于瞬时瞬时出现的状态，用虚线表出现的状态，用虚线表示，同时比设计的稳态大示，同时比设计的稳态大1 1。（参见。（参见P260P260P261P261） (3) 已知芯片已知芯片74LS16074LS160、74LS16174LS161、74LS19074LS190
82、、74LS19174LS191没问题，对于未知应没问题，对于未知应注意一下！注意一下！ 例例5.3.1：将：将十十进制的进制的74160接成接成六六进制计数器进制计数器异步置零法异步置零法工作状态工作状态X X0 0X XX XX X 置置置置 0 0（异步）（异步）（异步）（异步）1 10 0X XX X预置数（同预置数（同预置数（同预置数（同步）步）步）步）X X1 11 10 01 1保持（包括保持（包括保持（包括保持（包括C C）X X1 11 1X X0 0保持保持保持保持（C=0C=0）1 11 11 11 1计数计数计数计数例例5.3.1 ：将十进制的：将十进制的74160接成六
83、进制计数器接成六进制计数器方法方法1：异步置零法：异步置零法Fig 5.3.35Fig 5.3.35 异步置零法；异步置零法；当当Q3Q2Q1Q0Q3Q2Q1Q001100110，RDRD输输入入入入低低电电平平平平;RD（G）output。缺点：缺点：u置零信号随置零信号随counter Reset 而立即消失，所以而立即消失，所以置零信号持置零信号持续时间极短；极短；u然而然而FF的的Reset速度有快速度有快有慢，因此有些不能复位，有慢，因此有些不能复位，导致致电路路误动作作方法方法2：置数法：置数法（a）置入置入0000 原理描述原理描述：利用利用LD0来来预置置为0000；When？
84、 当当Q3Q2Q1Q0Q3Q2Q1Q001010101，提前，提前，提前，提前结结束，跳束，跳束，跳束，跳过过6 69 9四四四四个状个状个状个状态态 实现实现了了了了六六进进制制制制计计数器数器数器数器 如右如右如右如右图图所示，注意是所示，注意是所示，注意是所示，注意是实实线线Fig5.3.38 page263Fig5.3.38 page263方法方法方法方法2 2：置数法：置数法：置数法：置数法（a a）置入置入置入置入00000000 缺陷：缺陷：7416074160逢十逢十逢十逢十进进一一一一But But 现现在改造在改造在改造在改造为为逢逢逢逢6 6进进一，所以一，所以一，所以一
85、，所以7416074160的的的的C C端始端始端始端始终终无无无无进进位信号位信号位信号位信号利用利用利用利用Q2代替，代替，代替，代替，Q0Q0、Q1Q1行否？行否？行否？行否？Fig5.3.38 page263Fig5.3.38 page263方法方法2：置数法：置数法（b）置入置入1001原理描述：原理描述： 利用利用LD0来来预置置为1001；When？ 当当Q3Q2Q1Q0Q3Q2Q1Q001000100，提前，提前，提前，提前结结束，跳束，跳束，跳束，跳过过5 58 8四四四四个状个状个状个状态态实现实现了了了了六六六六进进制制制制计计数器数器数器数器如右如右如右如右图图所示，注
86、意是所示，注意是所示，注意是所示，注意是虚虚虚虚线线现在有现在有进位进位了！了！因为有了因为有了因为有了因为有了1001状态状态状态状态Summary：由于由于由于由于7416074160预置数置数是是是是同步同步的的的的 预置零置零是是是是异步异步的的的的所以置数法无置零法的缺陷缺点：缺点：u 置零信号随置零信号随counter Reset 而立即消失，所而立即消失，所以置零信号持以置零信号持续时间极极短；短；u然而然而FF的的Reset速度有速度有快有慢，因此有些不能快有慢，因此有些不能复位，复位，导致致电路路误动作作2、N M 的的计数器，其中数器，其中MNNp然后再采用然后再采用置零置
87、零或或置数置数的方法的方法pwhen置零？置零？Counter计到到M时！How?让RD D0啊！与啊！与MN同同p置数法置数法 How?让LD0啊！跳出多啊！跳出多余状余状态。与。与MN同同例例5.3.3：用：用74160接成接成29进制进制工作状态工作状态工作状态工作状态X X0 0X XX XX X置置置置 0 0（异步）（异步）（异步）（异步）1 10 0X XX X预置数（同步）预置数（同步）预置数（同步）预置数（同步）X X1 11 10 01 1保持（包括保持（包括保持（包括保持（包括C C）X X1 11 1X X0 0保持（保持（保持（保持（C=0C=0）1 11 11 11
88、 1计数计数计数计数整体置零整体置零（异步）（异步）例例5.3.3：用：用74160接成接成29进制进制方法方法1原理描述原理描述：2片片74160 chip以以并行并行方式构成方式构成100100进进制制制制Counter counts from 0；when 29th CP 29th CP ArrivesArrives，Gate1Gate1（G1G1）output reset 2 output reset 2 chips（ 74160 ）.So it is 29 counter!NOTE: How to get Carry Bit?Chip2不会出不会出现进位，因位，因为它到不了它到不了1
89、001！Chip1会出会出现进位，但是位，但是时间极短！极短！从从Chip1的的28状状态译出，得到了持出，得到了持续时间一个一个CP period的的Carry Bit（特（特别要求）要求）Carry BitGate2 output整体置零（异步）例例5.3.35.3.3：用：用7416074160接成接成2929进制进制整体置数整体置数（同步）（同步）例例5.3.35.3.3：用：用7416074160接成接成2929进制进制方法方法方法方法2 2整体置零法不整体置零法不仅可靠性差，而且加可靠性差，而且加decoder才得到才得到Carry Bit！原理描述：原理描述：2片片74160 c
90、hip以并行方式构成以并行方式构成100100进进制制制制Counter counts from 0；when 29th CP 29th CP ArrivesArrives，Gate1Gate1（G2G2）output loads 0000 into output loads 0000 into 2 2 chips（ 74160 ）.So it is 29 counter!At the same time，it is very easy to get Carry Bit !例例例例5.3.45.3.45.3.45.3.4 用用用用74160741607416074160组成组成组成组成4848
91、4848进制计数器。进制计数器。进制计数器。进制计数器。先先将将两两芯芯片片采采用用同同步步级级联联方方式式连连接接成成100100进进制制计计数数器器，然后再用异步清零法组成了然后再用异步清零法组成了4848进制计数器。进制计数器。解解：因因为为N N4848，而而7416074160为为模模1010计计数数器器，所所以以要要用用两两片片7416074160构成构成. .。集成双集成双向移位向移位寄存器寄存器74LS19474LS194寄存器的寄存器的应用用1 1、环形计数器、环形计数器结构特点结构特点结构特点结构特点即将即将FFFFn-1n-1的输出的输出Q Qn-1n-1接到接到FFFF
92、0 0的输入端的输入端D D0 0。工工工工作作作作原原原原理理理理根据起始状态设置的不同，在输入计数脉冲根据起始状态设置的不同，在输入计数脉冲CPCP的作用下，环的作用下，环形计数器的有效状态可以循环移位一个形计数器的有效状态可以循环移位一个1 1，也可以循环移位，也可以循环移位一个一个0 0。即当连续输入。即当连续输入CPCP脉冲时，环形计数器中各个触发器脉冲时，环形计数器中各个触发器的的Q Q端或端或Q端，将轮流地出现矩形脉冲。端，将轮流地出现矩形脉冲。四、移位寄存器构成的移位型计数器四、移位寄存器构成的移位型计数器电路简单，电路简单，N N位移位寄存器可以计位移位寄存器可以计N N个数
93、，个数，实现模实现模N N计数器计数器。状态为。状态为1 1的输出端的序号的输出端的序号等于计数脉冲的个数，等于计数脉冲的个数，通常不需要译码电通常不需要译码电路。路。 实现环形计数器时，必须设置适当的初态，实现环形计数器时，必须设置适当的初态，且输出且输出Q3Q2Q1Q0端初始状态不能完全一致端初始状态不能完全一致(即不能全为即不能全为“1”或或“0”)，这样电路才能实，这样电路才能实现计数现计数, 环形计数器的进制数环形计数器的进制数N与移位寄存器内与移位寄存器内的触发器个数的触发器个数n相等，即相等，即N=n，状态变化如图，状态变化如图5.3.44所示所示(电路中初态为电路中初态为100
94、0)。 环形形计数器的特点：数器的特点：Fig5.3.44Fig5.3.44Note:该电路是不能自起动要实现自起动，得加反馈逻辑电路，如图5.3.45所示能自启动的能自启动的4位环形计数器位环形计数器状状状状态态态态图图图图由由74LS19474LS194构成的能自构成的能自启动的启动的4位位环形计数器环形计数器时时时时序序序序图图图图2扭环形计数器扭环形计数器 为为了了了了增增增增加加加加有有有有效效效效计计数数数数状状状状态态，扩扩大大大大计计数数数数器器器器的的的的模模模模，可可可可用扭用扭用扭用扭环环形形形形计计数器。数器。数器。数器。 一一一一般般般般来来来来说说说说，N N N
95、N位位位位移移移移位位位位寄寄寄寄存存存存器器器器可可可可以以以以组组组组成成成成模模模模2 2 2 2N N的的的的扭扭扭扭环环环环形形形形计计计计数数数数器器器器，只只只只需需需需将将将将末末末末级级级级输输输输出出出出反反反反相相相相后后后后，接接接接到到到到串串串串行行行行输入端输入端输入端输入端。扭环形计数器扭环形计数器结构特点结构特点结构特点结构特点状状状状态态态态图图图图即将即将FFFFn-1n-1的输出的输出Q Qn-1n-1接到接到FFFF0 0的输入端的输入端D D0 0。能自启动的能自启动的4位扭环形计数器位扭环形计数器五、计数器应用实例五、计数器应用实例组成分频器组成分
96、频器 前前前前面面面面提提提提到到到到，模模模模NN计计数数数数器器器器进进位位位位输输出出出出端端端端输输出出出出脉脉脉脉冲冲冲冲的的的的频频率率率率是是是是输输入入入入脉脉脉脉冲冲冲冲频频率的率的率的率的1/1/1/1/NN，因此可用模，因此可用模，因此可用模，因此可用模NN计计数器数器数器数器组组成成成成NN分分分分频频器。器。器。器。解解： 因因为32768=232768=21515，经1515级二二分分频，就就可可获得得频率率为1Hz1Hz的的脉脉冲冲信信号号。因因此此将将四四片片7416174161级联，从从高高位位片片（4 4）的）的Q Q2 2输出即可。出即可。例例5.3.55
97、.3.5 某某石石英英晶晶体体振振荡器器输出出脉脉冲冲信信号号的的频率率为32768Hz32768Hz，用用7416174161组成分成分频器，将其分器，将其分频为频率率为1Hz1Hz的脉冲信号。的脉冲信号。本章小结本章小结一、时序逻辑电路的特点一、时序逻辑电路的特点一、时序逻辑电路的特点一、时序逻辑电路的特点数字数字电路路逻辑功能功能组合合逻辑电路路时序序逻辑电路路（基本构成单元（基本构成单元 门电路）门电路）（基本构成单元（基本构成单元 触发器）触发器）任何任何时刻刻电路的路的输出，不出，不仅和和该时刻的刻的输入入信号有关，而且信号有关，而且还取决于取决于电路原来的状路原来的状态。1. 逻
98、辑功能：功能：2. 电路路组成：成：与与时间因素因素( CP)有关；有关；含有含有记忆性的元件性的元件( 触触发器器 )。二、时序电路逻辑功能的表示方法二、时序电路逻辑功能的表示方法二、时序电路逻辑功能的表示方法二、时序电路逻辑功能的表示方法逻辑图、逻辑表达式、状表达式、状态表、卡表、卡诺图、状状态转换图（简称状称状态图）和）和时序序图三、时序电路的基本分析方法三、时序电路的基本分析方法三、时序电路的基本分析方法三、时序电路的基本分析方法实质： 逻辑图状状态图关关键： 求出状求出状态方程，列出状方程，列出状态表，根据状表，根据状态表画表画出状出状态图和和时序序图，由此可分析出，由此可分析出时序序逻辑电路的功能。路的功能。四、时序电路的基本设计方法四、时序电路的基本设计方法四、时序电路的基本设计方法四、时序电路的基本设计方法实质： 状状态图逻辑图关关键： 根据根据设计要求求出最要求求出最简状状态表（表（图），再），再通通过卡卡诺图求出状求出状态方程和方程和驱动方程，由方程，由此画出此画出逻辑图。Question?Thank YOU!第五章第五章 习题习题 P300P307 题5.1 题5.6 题5.9 题5.13 题5.22 题5.28
