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1、电子设计竞赛培训电子设计竞赛培训数字电路数字电路黄正华2013年8月1.组合逻辑电路2.锁存器与触发器3.时序逻辑电路4.脉冲波形的变换与产生5.EDA设计一、组合电路的特点一、组合电路的特点= F0（I0、I1, In - - 1）= F1（I0、I1, In - - 1）= F1（I0、I1, In - - 1）1. 逻辑功能特点逻辑功能特点 电路在任何时刻的输出状态只取决于该时刻的输入电路在任何时刻的输出状态只取决于该时刻的输入 状态，而与原来的状态无关。状态，而与原来的状态无关。2. 电路结构特点电路结构特点(1) 输出、输入之间输出、输入之间没有反馈延迟没有反馈延迟电路电路(2) 不
2、包含记忆性元件不包含记忆性元件( (触发器触发器) )，仅由，仅由门电路门电路构成构成I0I1In-1Y0Y1Ym-1组合逻辑组合逻辑电路电路1.组合逻辑电路二、组合电路逻辑功能表示方法二、组合电路逻辑功能表示方法真值表，卡诺图，逻辑表达式，时间图真值表，卡诺图，逻辑表达式，时间图( (波形图波形图) )三、组合电路分类三、组合电路分类1. 按逻辑功能不同：按逻辑功能不同：加法器加法器 比较器比较器 编码器编码器 译码器译码器 数据选择器和分配器数据选择器和分配器 只读存储器只读存储器2. 按开关元件不同：按开关元件不同：CMOS TTL3. 按集成度不同：按集成度不同：SSI MSI LSI
3、 VLSI典型组合逻辑集成电路真值表，功能表编码器：2n n普通编码器/优先编码器使能端CD4532： 83线优先编码器译码器/数据分配器： n 2n译码器扩展：正确设置使能端逻辑函数用译码器实现：译码器输出端为输入函数最小项74X138：24线译码器74X139：38线译码器数据选择器MUX地址选择端n、输入数据源端 2n ，输出端单/互补数据选择器扩展逻辑函数发生器：类似译码器数据选择器输出端为地址选择端最小项与各输入数据源端乘积之和74HC151：地址选择端3、数据源端 8数值比较器3个输出端：FAB，FAM）进位控制4. 脉冲波形的变换与产生脉冲波形的变换与产生1.单稳态触发器特点单稳
4、态触发器只有一个稳态，还有一个暂稳态，在没有触发信号作用时处于稳定状态 在外来触发信号作用下，电路由稳态翻转到暂稳态暂稳态维持一定时间后，电路自动回到稳态，暂稳态维持一定时间的长短，取决于电路本身的RC参数波形图：输出脉冲宽度tw0.7RC74121：不可重复触发单稳态触发器MC14528：可重复触发单稳态触发器应用：定时、延时、噪声消除2.施密特触发器特点施密特触发器属于电平触发器件，当输入信号达到某一定电压值时，输出电压会发生突变阈值电压 正向阈值电压 ( VT+ )：输入信号增加负向阈值电压 ( VT-)：输入信号减少回差电压VVT+VT-两种输出形式：同相输出和反相输出工作波形、传输特
5、性门电路构成施密特触发器VT+ 、VT-、VCD40106：集成施密特触发器3.多谐振荡器特点多谐振荡器又称矩形波发生器，无稳定状态，有两个暂稳态，电路一旦起振，两个暂稳态就交替变化，不停地输出矩形脉冲信号。基本组成：开关器件，RC门电路构成多谐振荡器t1.4RC施密特触发器构成多谐振荡器3. 555定时器构成：分压器、电压比较器、SR锁存器、放电三极管、缓冲器各引脚与电路对应关系应用施密特触发器单稳态触发器多谐振荡器5.EDA设计2、编码器 设计一个 8 输入优先级编码器，y0 级别最低，y7 级别最高；输出为3位编码。3、译码器 译码器是编码器的逆过程。如 3-8 译码器：译码输出低有效4
6、、加法器 带进位的 4位加法器符号如下：方法1：用for loop语句实现 方法2：直接使用加法“+”函数：加法器仿真结果：5、多路选择器 前面用 if 语句、case 语句、条 件赋值语句、选择赋值语句分别描 述过 4 选 1 选择器。6、三态门及总线缓冲器 VHDL语言通过指定大写的 Z 值表示高阻状态 a : std_logic; a_bus : std_logic_vector(7 downto 0); 指定高阻状态如下： a = Z ; a_bus = “ZZZZZZZZ” ;1）三态门电路描述三态门仿真结果：2）单向总线缓冲器3）双向总线缓冲器二、常用时序电路设计1、触发器（Fli
7、p_Flop） 1）D触发器异步置位/复位D触发器同步复位D触发器比较：异步置位的锁存器（Latch）2、寄存器 8位串行输入、串行输出移位寄存器：8位移位寄存器描述（结构描述）8位移位寄存器直接用信号连接描述移位寄存器仿真结果：带允许端的十二进制计数器 可逆计数器（加减计数器）可逆计数器仿真结果：例：六十进制（分、秒）计数器60进制计数器仿真结果：例：由8个触发器构成的行波计数器： 基本元件 dffr 的描述： 采用元件例化描述8位行波计数器:8 位行波计数器仿真结果：摩尔状态机的摩尔状态机的VHDL设计设计摩尔型状态机的输出仅与当前状态有关 次态 逻辑 状态 寄存器 次态 逻辑复位信号时钟信号输入次态当前状态输出摩尔型状态机真值表：当前状态 下一状态 输出 X=0 X=1 S0 S0 S2 0 S1 S0 S2 1 S2 S2 S3 1 S3 S3 S1 0米勒状态机的米勒状态机的VHDL设计设计 米勒型状态机的输出不仅是当前状态的函数，也是输入信号的函数。 次态 逻辑 状态 寄存器 次态 逻辑复位信号时钟信号输入次态当前状态输出米勒型状态机真值表：当前状态 下一状态 输出 X=0 X=1 X=0 X=1 S0 S0 S2 0 1 S1 S0 S2 0 0 S2 S2 S3 1 0 S3 S3 S1 0 1
