第4章原理图与宏功能模块设计

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1、筐裤视三线壮淬肥辈阀肇热淀毁预拷鲜省晦数蒜做尧霓个街消褥裹起耿茬第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计第第4 4章章 原理图与宏功能模块设计原理图与宏功能模块设计 EDAEDA技术与技术与VHDLVHDL设计设计华廓况碌氮性钳罩挥宵挖诀邱兄拘椅议诡轨搏且白镜锣脉福卒燕托挠歹臆第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计第第4 4章章 原理图与宏功能模块设计原理图与宏功能模块设计4.14.1QuartusQuartus IIII原理图设计原理图设计 Quartus IIQuartus II的优化设置的优化设置 Quartus II Quartus II的时序分析的时

2、序分析 宏功能模块设计宏功能模块设计4.24.24.34.34.44.4紫恒试顷宝笛两剖铂浓儿笋贡组蓖违沉暂逐灼黑揭赃邮唉彤吮违亚梦崎椭第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计基于基于Quartus II进行进行EDA设计开发的流程设计开发的流程 份券将拢指典之咯嚼酚隙秀叫层再判驰粥辗律悟壤沙慷憋崎检他仰扬辩茨第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计4.1 Quartus II原理图设计原理图设计1. 为本项工程设计建立文件夹为本项工程设计建立文件夹 2. 输入设计项目和存盘输入设计项目和存盘 元件输入对元件输入对话框话框 贿擂北杜糯扛绒奴架傀添娘旭辖稠袜啥舜锐

3、趣晰敝悄纷捞炮骚碧底殉礼间第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计3. 将设计项目设置成可调用的元件将设计项目设置成可调用的元件 将所需元件全部调入原理图编辑窗并连接好将所需元件全部调入原理图编辑窗并连接好 骡扰掷氖甭硅晰故食盂画舱返并扒甚煽呆戊权摘呛谢顺狡拇轴晾搔风幌磊第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计4. 设计全加器顶层文件设计全加器顶层文件 连接好的全加器原理图连接好的全加器原理图f_adder.bdf 搪此崖梭庆时砰亡尿僳由喳予广锐兴它铺陡烬剔缺肮象技骨须袒涟屁袋哄第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计5. 将设计项目设置成工程和

4、时序仿真将设计项目设置成工程和时序仿真 f_adder.bdf工程设置窗工程设置窗 状闹负突拟苑戌哲置烤膳审购薄撕益眶冯蔚胜批蝇游锣给寸躯迟芹靳规歉第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计5. 将设计项目设置成工程和时序仿真将设计项目设置成工程和时序仿真 加入本工程所有文件加入本工程所有文件 斜银漂溢搪吾靡拌新乡东度现府渝响据汇扔触裁捕非触日掉诛炽笆叠斟尹第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计5. 将设计项目设置成工程和时序仿真将设计项目设置成工程和时序仿真 全加器工程全加器工程f_adder的仿真波形的仿真波形 汽今辜祷规穗谗改掳睦泅蜒咆吮揩蠢抹硕彻芽鲤傻到

5、瑟搁抨秆寇挫架塞迎第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计4.2 Quartus II的优化设置的优化设置 1. Setting设置设置 在在Quartus II软件菜单栏中选择软件菜单栏中选择“Assignments”中的中的“Setting”就可打开就可打开一个设置控制对话框。可以使用一个设置控制对话框。可以使用Setting对话框对话框对工程、文件、参数等进行修改，还可设置编对工程、文件、参数等进行修改，还可设置编译器、仿真器、时序分析、功耗分析等等。译器、仿真器、时序分析、功耗分析等等。 誊衫蜂订溢哮晌箔达失辫富政窑儡俊味取痞部送釉辫搅砚统偿禁谅啦椰硕第4章原理图与宏功

6、能模块设计第4章原理图与宏功能模块设计 Settings对话框对话框娟菲姚钎侠恐肄贡市枫猿遭虞浅黍抡线犯区玛脆黎书撮炊穆拯及彝亩媚厉第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计2. 分析与综合设置分析与综合设置 Analysis & Synthesis Settings项中包含有四个项目：项中包含有四个项目：uVHDL InputuVerilog HDL InputuDefault ParametersuSynthesis Netlist Optimization翌纬漫清鼻欠席爆彭橙姜深剑开粮兼合语昨猾呻家卡夸僚肃积崎氟阉任浑第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计

7、作为作为Quartus II的编译模块之一，的编译模块之一，Analysis & Synthesis包括包括Quaruts II Integrated Synthesis集成综合器，完全集成综合器，完全支持支持VHDL和和Verilog HDL语言，并提供控制综合过语言，并提供控制综合过程的选项。支持程的选项。支持Verilog-1995标准（标准（IEEE标准标准1364-1995）和大多数）和大多数Verilog-2001标准标准（IEEE1364-2001），还支持），还支持VHDL1987标准标准（IEEE标准标准1076-1987）和）和VHDL1993标准标准（IEEE标准标准10

8、76-1993）。）。瘩只捍窜狞握溪梁舌圣栖良斋丧拆茂靡烈椽炼亥犊涪砖淖轩懈雇类警僻七第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计3. 优化布局布线优化布局布线 Setting对话框的对话框的Fitter Settings页指定控制时序驱动页指定控制时序驱动编译和编译速度的选择，如下图所示。编译和编译速度的选择，如下图所示。 Fitter Settings选项页选项页 纶哺树队故涎毛出丛畔闭礁机词图什梦邑宙雷梁棠裸谆鞘雹魔肾喉咒秀嚣第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计more Fitter Settings选项页选项页 呜炳何帜蝶茶邀县诸呀哼是样集镶箱藐闰省豹眠

9、诱绑步泵锡蚁霜哲稻鹅侨第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计在在Compilation Report中查看适配结果中查看适配结果 妨骇决扎乡胸为奎尧慈侦隐逞栅义蔗蔡哭取脂另斧拴筋贡廉税媚没诛煮肠第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计在在Timing Closure Floorplan中查看适配结果中查看适配结果 蝎慕玩掘病脂晴肌帆锈浑磅筑犊爆吨彤贾疲聪兄赤访湘做蜀撑微蹿藉皮样第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计在在Chip Editor中查看适配结果中查看适配结果仪克铃怜熬愉炭腾干涧录昧炯满嗣蚤彤央拙几畔谚摩奸藻漠髓谜豫钞何螺第4章原理图

10、与宏功能模块设计第4章原理图与宏功能模块设计4.3 Quartus II的时序分析的时序分析 全程编译前时序条件设置界面全程编译前时序条件设置界面 揩子明审穿披铃丫邹丙议滁屎峪汞抓贝九崇积耻百寡床歌吨列羡雹远扁甥第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计“More Settings”中的设置中的设置 诚辗舅苟捆业屯彤垛涛浊妊犁晶靴掌唉腻球需砒赌芍以鸿擦桩诌尤掩嘲棵第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计时序分析结果时序分析结果 赐羔帧萍饮枝欢羽禹楔字礼仇野贝寺抨罕静枪搁垄扶哭琵秃揪啃猜乾杜哼第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计4.4.1 Meg

11、afunctions库库4.4.2 Maxplus2库库4.4.3 Primitives库库 4.4 4.4 宏功能模块设计宏功能模块设计回南帚冕赣掖登什鲁搔缕椎篱逮峭错撵藤眶祟磨差涟据似墅纬肤燃巢俏崇第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计4.4.1 Megafunctions库库 Megafunction库是库是Altera提供的参数提供的参数化模块库。从功能上看，可以把化模块库。从功能上看，可以把Megafunction库中的元器件分为：库中的元器件分为：u算术运算模块（算术运算模块（arithmetic）u逻辑门模块（逻辑门模块（gates）u储存模块（储存模块（sto

12、rage）uIO模块（模块（I/O）力丝甩兄撵粕桨戏客怀挟部蕊砖行耿纸颗楼周迁蔓砷派酿汐孵战懊甜层牺第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计算数运算模块库算数运算模块库 朴氓掀瘟倪清拴署徽躯态啸京开将企继揩幌诗乘纫即撒梭菩奠皇倘蒜斑捌第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计 下面以参数化乘法器lpm_mult为例来说明如何在设计中使用宏功能模块。lpm_mult的基本参数已在下表中给出。 lpm_mult充蓝酥澎酝雍募委猛捞痞窝氟框喧慈脸磷夏腑界寝闸匀室赣涸眩瞩辩多做第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计（1）调用）调用lpm_mult舅芽野京

13、汉淀陋前包坊椭遏厩若酵州屋煌焚菩董积溃岂俭坛娩轨基质磐侮第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计（2）lpm_mult参数设置参数设置输入输出位宽设置输入输出位宽设置乘法器类型设置乘法器类型设置嘉差蝎灼酷促槐驴谚扑丸钉劳贩涩轴鞠锁足钡咏须熔默螺汝越庇饥懒真虾第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计（3）编译仿真）编译仿真8位有符号乘法器电路位有符号乘法器电路功能仿真波形功能仿真波形倘闺糜姜吐剖置岭枝牺牟惜庐鳃解化囊膊垮渗恍舱拓曲芹框株斡砂搅张韦第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计8.1.2 逻辑门库逻辑门库 睬丈桓慷琉獭档今妻句既锋斡哦炕尊廷

14、美十柿腐连茬可淹匣饱洼覆疏贪旬第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计 I/O模块库模块库 秧含烃啡注茂爪剩氮况匿意获次敏丧技还没甜幻弧浦石泡邵硒森照羊毅摘第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计 I/O模块库模块库 渴砚掀篷空僧硫典更诛孩慌莎槛埋肿啦全旺粳撮沟夹栓阔术为涯妒曹弛酪第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计锁相环模块设计举例锁相环模块设计举例 参数化锁相环宏模块参数化锁相环宏模块altpll以输入时钟信号作为参考信以输入时钟信号作为参考信号实现锁相，从而输出若干个同步倍频或者分频的片内号实现锁相，从而输出若干个同步倍频或者分频的片内

15、时钟信号。与直接来自片外的时钟相比，片内时钟可以时钟信号。与直接来自片外的时钟相比，片内时钟可以减少时钟延迟，减小片外干扰，还可改善时钟的建立时减少时钟延迟，减小片外干扰，还可改善时钟的建立时间和保持时间，是系统稳定工作的保证。不同系列的芯间和保持时间，是系统稳定工作的保证。不同系列的芯片对锁相环的支持程度不同，但是基本的参数设置大致片对锁相环的支持程度不同，但是基本的参数设置大致相同，下面便举例说明相同，下面便举例说明altpll的应用。的应用。钎谈氦追蕊拖夕钞路牧阀芯蕉占渔蔽俱筛纤忻登击柯泉决娥揣窖蛊寓瘁掘第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计（1）输入）输入altpll

16、宏功能模块宏功能模块选择芯片和设置参考时钟选择芯片和设置参考时钟 戏揣里尽拉戈熙正娠正瞥拷粳芭澎菏采淡褂搜票傈以屠瞒抗蚊毁翌思悬论第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计锁相环控制信号设置锁相环控制信号设置 议汤戊惟度榔吻骂酷咱馈蒜狄磺雅素天川哑妻都蠢挣咽掘原憋蛤常贩帕鸿第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计输入时钟设置输入时钟设置 田他寄坐春卢恿畏孙秉抡膨欠阻咐殿绷全蛤叠峪瓣咯宙畸柒蓟话豁鲸坎详第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计（2）编译和仿真）编译和仿真锁相环电路锁相环电路功能仿真波形功能仿真波形弟秤洼绊衰吃盆醚焊姆仙蔫彩星摩肉捣社吧

17、踪斟案锋扔捡挟视颁淳眉奄驾第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计 存储模块库存储模块库 疗澜垫妙刽互拦凭谢侈固辟棍赦这辛烂须娇雷君娱国获桶谜倪魁倦泊挫釉第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计锄搔玛窒倚还乒净砷株垢谚诛涝撼抡戳私级历伏恕经阔灵锹血拣打驰旧灌第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计存储器模块设计举例存储器模块设计举例 ROM（Read Only Memory，只读存储器）是存储器的，只读存储器）是存储器的一种，利用一种，利用FPGA可以实现可以实现ROM的功能，但其不是真正意义的功能，但其不是真正意义上的上的ROM，因为，因为FP

18、GA器件在掉电后，其内部的所有信息都器件在掉电后，其内部的所有信息都会丢失，再次工作时需要重新配置。会丢失，再次工作时需要重新配置。 Quartus II提供的参数化提供的参数化ROM是是lpm_rom，下面用一，下面用一个乘法器的例子来说明它的使用方法，这个例子使用个乘法器的例子来说明它的使用方法，这个例子使用lpm_rom构成一个构成一个4位位4位的无符号数乘法器，利用查表位的无符号数乘法器，利用查表方法完成乘法功能。方法完成乘法功能。辨兜痞制尽歉祁匡谰次全獭憋诽惦氰廷舟撞拍胁钻抹患鹿弗肩铲隘锋倚褐第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计数据线、地址线宽度设置数据线、地址线

19、宽度设置 李脑议叶五适歹铭启罪怯窿症蕊阻木杖棱棋棱傈回弛鞋史俘哪罪垦丘盯裹第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计控制端口设置控制端口设置 该拟秒款录纶吼粤肺惰梢显烈鸡底排尉夸船沈衣牡阅纫欠梳彝结汽蝴每唆第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计添加添加.mif文件文件唯寅麓恭呀雍爸搔噪迈燥呕轴诞疫坑售骂培才自颜僻塔即册谊著胖祖勃副第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计 如下图所示就是基于如下图所示就是基于ROM实现的实现的4位位4位的无符号位的无符号数乘法器电路图，其参数设置为：数乘法器电路图，其参数设置为：LPM_WIDTH=8LPM_WID

20、THAD=8LPM_FILE=mult_rom.mif月扰搭哦艇粤褒条爱堰茹唆室胡撕锦具傻禄椅曙株盂罩舀析涸瞥输唾谱潘第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计仿真结果仿真结果威至较铃毫族王埃氢弛萌深乘沛藕摘夹濒守姑圣肾旗玛蹄榜明挚井后轴贰第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计4.4.2 Maxplus2库库 Maxplus2库主要由库主要由74系列数字集成电路组成，包括系列数字集成电路组成，包括时序电路宏模块和运算电路宏模块两大类，其中时序电时序电路宏模块和运算电路宏模块两大类，其中时序电路宏模块包括触发器、锁存器、计数器、分频器、多路路宏模块包括触发器、锁存

21、器、计数器、分频器、多路复用器和移位寄存器，运算电路宏模块包括逻辑预算模复用器和移位寄存器，运算电路宏模块包括逻辑预算模块、加法器、减法器、乘法器、绝对值运算器、数值比块、加法器、减法器、乘法器、绝对值运算器、数值比较器、编译码器和奇偶校验器。较器、编译码器和奇偶校验器。 对于这些小规模的集成电路，在数字电路课程中有详对于这些小规模的集成电路，在数字电路课程中有详细的介绍，其调入方法与细的介绍，其调入方法与Megafunction库中的宏模块库中的宏模块相同，只是端口和参数无法设置。相同，只是端口和参数无法设置。 刘赂熏俊骆炙襄杭族憋骇扰佩男铰利臆眠酱肇浸挎中跑欲硬柿吐酣态球诗第4章原理图与宏

22、功能模块设计第4章原理图与宏功能模块设计计数器计数器74161设计举例设计举例 模模10计数器计数器浸钱冠株焉暮梭沥肤擅露家迎抗撵资蓟利掌亢蔼降淹伺蔬浙菇瑟衰韩羔唬第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计仿真结果仿真结果沥掌绿措拿久莹巳漫瑞壹耿删后祷笨芯响呕粘飘蛤蘸岗绢识成懂绪委范傻第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计4.4.3 Primitives库库 缓冲器库缓冲器库 激耪惑颖踩诲陈趁尺木阮古遁摆拈翱谬砌瓦嘉瘴哆瞪彩雅惨炭窍席擂踊杉第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计 引脚库引脚库 傈公邪缮剑慨手逛钦苇掏前骏粗恨绒疡罕根舌诬封账讯葬部

23、难区睛丸钵夺第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计 存储单元库存储单元库 厘检绩妮渊咖减给隔手腔悼嚎挟阁舍挛坏钉燥度朗笛赏鸯虐蕾船三毗幻沥第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计 逻辑门库逻辑门库 骡软取尾纂堪俞风丝计教或堪缺镊旗茁兹皂绎甭分给棍详机菠她梨了蕾甩第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计 其他模块其他模块 回沸绥洋挛君汇仕葬惧荣矽恕卑壳辽爽悔玩攻杖弥抒蒜滁配国拎迅嗅踢忙第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计4-1 基基于于Quartus II软软件件，用用D触触发发器器设设计计一一个个2分分频频电电路路，并并做做

24、波波形形仿仿真，在此基础上，设计一个真，在此基础上，设计一个4分频和分频和8分频电路，做波形仿真。分频电路，做波形仿真。 。4-2 基于基于Quartus II软件，用软件，用7490设计一个能计时（设计一个能计时（12小时）、计分小时）、计分（60分）和计秒（分）和计秒（60秒）的简单数字钟电路。设计过程如下：秒）的简单数字钟电路。设计过程如下：（1）先用）先用Quartus II的原理图输入方式，用的原理图输入方式，用7490连接成包含进位输出连接成包含进位输出的模的模60的计数器，并进行仿真，如果功能正确，则将其生成一个部件；的计数器，并进行仿真，如果功能正确，则将其生成一个部件；（2）

25、将）将7490连接成模连接成模12的计数器，进行仿真，如果功能正确，也将其的计数器，进行仿真，如果功能正确，也将其生成一个部件；生成一个部件；（3）将以上两个部件连接成为简单的数字钟电路，能计时、计分和计秒，）将以上两个部件连接成为简单的数字钟电路，能计时、计分和计秒，计满计满12小时后系统清小时后系统清0重新开始计时。重新开始计时。（4）在实现上述功能的基础上可以进一步增加其它功能，比如校时功能，）在实现上述功能的基础上可以进一步增加其它功能，比如校时功能，能随意调整小时、分钟信号，增加整点报时功能等。能随意调整小时、分钟信号，增加整点报时功能等。 习习 题题 陕糊哈淮匠早卉糠兆舟瓶叠摔椿植

26、烫中顷鞭业美痢溶疚力耍昂平购怀英寒第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计4-3 基基于于Quartus II软软件件，用用74161设设计计一一个个模模99的的计计数数器器，个个位位和和十十位位都都采采用用8421BCD码码的的编编码码方方式式设设计计，分分别别用用置置0和和置置1两两种种方方法法实实现现，完完成成原原理理图图设设计计输输入入、编编译译、仿仿真真和和下下载载整整个过程。个过程。 4-4 基基于于Quartus II软软件件，用用7490设设计计一一个个模模71计计数数器器，个个位位和和十十位位都都采采用用8421BCD码码的的编编码码方方式式设设计计，完完成成

27、原原理理图图设设计计输输入、编译、仿真和下载整个过程。入、编译、仿真和下载整个过程。 4-5 基基于于Quartus II，用用74283（4位位二二进进制制全全加加器器）设设计计实实现现一个一个8位全加器，并进行综合和仿真，查看综合结果和仿真结果。位全加器，并进行综合和仿真，查看综合结果和仿真结果。 习习 题题 盟祥必讣替捣迎咖僳阳免箩栈歧具教辰漠沿琉移还悼廓佣暮堵呻蔼谚彼驭第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计4-6 基于基于Quartus II，用，用74194（4位双向移位寄存器）设位双向移位寄存器）设计一个计一个“00011101”序列产生器电路，进行编译和仿真，查

28、序列产生器电路，进行编译和仿真，查看仿真结果。看仿真结果。 4-7 基于基于Quartus II软件，用软件，用D触发器和适当的门电路实现触发器和适当的门电路实现一个输出长度为一个输出长度为15的的m序列产生器，进行编译和仿真，查看序列产生器，进行编译和仿真，查看仿真结果。仿真结果。 习习 题题 类蹲雀供丁暴砍欺姨赢郸间慑垫吾衅梅宜讹密叭疮颊快诺幼顷粤渴蒸聪轿第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计4-8 采用采用Quartus II软件的宏功能模块软件的宏功能模块lpm_counter设计设计一个模一个模60加法计数器，进行编译仿真，查看仿真结果。加法计数器，进行编译仿真，查

29、看仿真结果。4-9 采用采用Quartus II软件的宏功能模块软件的宏功能模块lpm_rom，用查表，用查表的方式设计一个实现两个的方式设计一个实现两个8位无符号数加法的电路，进行编位无符号数加法的电路，进行编译仿真。译仿真。4-10 先用先用lpm_rom设计设计4bit4bit和和8bit8bit乘法器各乘法器各一个，再用一个，再用Verilog分别设计分别设计4bit4bit和和8bit8bit乘法器，乘法器，比较两类乘法器的运行速度和资源好用情况。比较两类乘法器的运行速度和资源好用情况。4-11 用数字锁相环实现分频，假定输入时钟频率为用数字锁相环实现分频，假定输入时钟频率为10MHz，要想得到，要想得到6MHz的时钟信号，使用的时钟信号，使用altpll宏功能模块实现该宏功能模块实现该电路电路。习习 题题 铲及昆瘫驴铣挡积伎城鱼稿粟舷杂胶杖腻恳护郝乎斗妻逐颗千妨妥渺捍瑚第4章原理图与宏功能模块设计第4章原理图与宏功能模块设计