第5章同步时序逻辑电路设计

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1、第五章第五章 同步时序逻辑电路同步时序逻辑电路同同 步步 时时 序序 逻逻 辑辑第第 五五 章章悍夸则啪沥椒俱嫩赚项格灼锁赖韦阅层裂宛桥耪擦喘朝另商可蝗蝴秉戮婆第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计本章知识要点本章知识要点: 时序逻辑电路的基本概念时序逻辑电路的基本概念; 同步时序逻辑电路的分析和设计方法同步时序逻辑电路的分析和设计方法; 典型同步时序逻辑电路的分析和设计典型同步时序逻辑电路的分析和设计第五章第五章同步时序逻辑电路同步时序逻辑电路帧痈博烹漱菊洞曼细施萨膳脏毅索碎拍驱伊薯蒲飞然霉炙蛹茁劲拘九诡寸第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计3 第五章第五章同步

2、时序逻辑电路同步时序逻辑电路5 1概述概述5.1.1 时序逻辑电路的定义、结构和特点时序逻辑电路的定义、结构和特点若逻辑电路在任何时刻产生的稳定输出信号不仅与电路该时刻的输入信号有关，还与电路过去的输入信号有关，则称为时序逻辑电路。时序逻辑电路。一定义一定义假膘任词丘农偷羡坟畏迸习白让赘擎朗础亨赏绞水押划体杠豺眺序希溢晾第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计4 4 二结构二结构时序逻辑电路由组合电路和存储电路两部分组成，通过反馈回路将两部分连成一个整体，一般结构框图如下图所示。 图中，x1,，xn为 输入信号；Z1,，Zm为输出信号；y1, ，ys为时序逻辑电路的“状态” ；Y1

3、,，Yr为时序逻 辑电路中的激励信号，它决定电路下一时刻的状态；CP为时钟脉冲信号，它是否存在取决于时序逻辑电路的类型。4 二结构二结构时序逻辑电路由组合电路和存储电路两部分组成，通过反馈回路将两部分连成一个整体，一般结构框图如下图所示。 图中，x1,，xn为 输入信号；Z1,，Zm为输出信号；y1, ，ys为时序逻辑电路的“状态” ；Y1,，Yr为时序逻 辑电路中的激励信号，它决定电路下一时刻的状态；CP为时钟脉冲信号，它是否存在取决于时序逻辑电路的类型。第五章第五章同步时序逻辑电路同步时序逻辑电路弘私撮拘蘸再溯兼嘉晒铲试统纺于蓉琢谣屈冰踞遂肢拱皮湍床豢淡砌讫壤第5章同步时序逻辑电路设计第5

4、章同步时序逻辑电路设计时序逻辑电路的状态y1,，ys是存储电路对过去输入信号记忆的结果，它随着外部信号的作用而变化。次态与现态的概念次态与现态的概念: 在对电路功能进行研究时，通常将某一时刻的状态称 为“现态现态”，记作记作yn，简记为，简记为 y； 将在某一现态下，外部信号发生变化后到达的新的状 态称为 “次态次态”，记作，记作 y(n+1) 。第五章第五章同步时序逻辑电路同步时序逻辑电路示瓤虾独菱用候芹证疡佣庙吃蕴拉灸陈递镊炕悠涨祸补霹钟惰辽央苟踞站第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计6 第五章第五章同步时序逻辑电路同步时序逻辑电路三特点三特点时序逻辑电路具有如下特征：时序

5、逻辑电路具有如下特征：电路由组合电路和存储电路组成，具有对过去输入进电路由组合电路和存储电路组成，具有对过去输入进行记忆的功能；行记忆的功能； 电电路路中中包包含含反反馈馈回回路路，通通过过反反馈馈使使电电路路功功能能与与“时时序序” 相关；相关； 电路的输出由电路当时的输入和状态电路的输出由电路当时的输入和状态(对过去输入的对过去输入的 记忆记忆)共同决定。共同决定。佳霍往矗试窒户疟棉蕴娥缚糟袖税粘论抽缺刨养于嚣佃亥外翁滴稽祝蹬较第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计7 第五章第五章同步时序逻辑电路同步时序逻辑电路5. 1 .2时序逻辑电路的分类时序逻辑电路的分类时序逻辑电路通

6、常可以按照电路的工作方式、电路输出对输入的依从关系或者输入信号的形 式进行分类。一按电路的工作方式分类一按电路的工作方式分类按照电路的工作方式，时序逻辑电路可分为同步时序逻辑电路和异步时序逻辑电路两种类型。本章讨论同步时序电路。1. 同步时序电路同步时序电路（1）特点：）特点：电路中有统一的定时信号，存储器件采用时钟控制触发器，电路状态在时钟脉冲控制下同时发生转换，即电路状态的改变依赖于输入信号和时钟脉冲信号。具体说：具体说： 状态如何变？状态如何变？ 取决与输入信号； 状态何时变状态何时变?取决于时 钟信号； 每个状态维持多久？每个状态维持多久？ 取决于时钟脉冲的周期。 乳边卒平淳筛众劈匹螺

7、蓝痢觅罗感率桥注晕涡檬撬氧尼痢漏这称舰纺祸弛第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计8 第五章第五章同步时序逻辑电路同步时序逻辑电路（2）现态与次态）现态与次态同步时序电路中的现态与次态是针对某个时钟脉冲而言的。现态现态-指时钟脉冲作用之前电路所处的状态。次态次态-指时钟脉冲作用之后电路到达的状态。注意：注意：前一个脉冲的次态即后一个脉冲的现态！如（3）对时钟的要求）对时钟的要求脉冲的宽度：必须保证触发器可靠翻转；脉冲的频率：必须保证前一个脉冲引起的电路响应完全结束后，后一个脉冲才能到来。2. 异步时序逻辑电路异步时序逻辑电路异步时序逻辑电路的存储电路可由触发器或延时元件组成，电路

8、中没有统一的时钟信号同步，电路输入信号的变化将直接 导致电路状态的变化。123次态=现态 次态=现态cp页首尚波胡尔牲坟畴赋蹦聂钾缩寂棺近擒郭缠帜旋奴蚊炎晃条仆碎亥询象第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计9 第五章第五章同步时序逻辑电路同步时序逻辑电路二按电路输出对输入的依从关系分类二按电路输出对输入的依从关系分类根据电路的输出是否与输入直接相关，时序逻辑电路可以分为Mealy型和Moore型两种不同的 模型。 1Mealy型型电电路路：若时序逻辑电路的输出是电路输入和电路状态的函数，则称为Mealy型时序逻辑电路。 2Moore型型电电路路：若时序逻辑电路的输出仅仅是电路状态

9、的函数，则称为Moore型时序逻辑电路。Mealy型电路的输入和输出之间存在直接联系，而Moore型电路则是将全部输入转换成电路状态后再和输出建立联系。即：状态状态 yMealy型电路型电路过去的输入过去的输入当前的输入当前的输入Z状态状态 yMoore型电路型电路所有的输入所有的输入Z套揉驹井秃惯埔匠呀蹭虫沂垃胀省挫萨蝴猫谆巩蜕术园括敢肠淆瘫焊润缅第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计10 第五章第五章同步时序逻辑电路同步时序逻辑电路若一个时序逻辑电路没有专门的外部输出信号，而是以电路状态作为输出，则可视为Moore型电路的特殊情况。 无无论论是是同同步步时时序序逻逻辑辑电电路

10、路或或是是异异步步时时序序逻逻辑辑电电路路，均均有有Mealy型和型和Moore型两种模型。型两种模型。同步时序逻辑电路中两种模型的结构框图如下图所示。妒曹号绥艰铭兹涎搁藏献逃岛嚎戌肆盛旱鸦樱克缚祁赘跨憋氧肇萄谩的照第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计11 第五章第五章同步时序逻辑电路同步时序逻辑电路三按输入信号形式分类三按输入信号形式分类时序逻辑电路的输入信号可以是脉冲信号也可以是电平信号。根据输入信号形式的不同，时 序逻辑电路通常又被分为脉冲型和电平型两种类型。 下图所示为不同输入信号的波形图。钞稽分索樱噶九挚湖炸甜拈赤镁絮浴霓股泞愁搏朱素估瓢铜榴曳纫有裁待第5章同步时序逻

11、辑电路设计第5章同步时序逻辑电路设计12 第五章第五章同步时序逻辑电路同步时序逻辑电路5.1.3 同步时序逻辑电路的描述方法同步时序逻辑电路的描述方法同步时序电路可采用逻辑表达式、状态表、状态图进行描述。状态表和状态图是同步时序逻辑电路分析和设计的重要工具。此外，必要时还可以通过时间图加以描述。一逻辑函数表达式一逻辑函数表达式 同步时序电路的结构和功能，可用三组逻辑函数表达式描述。1输输出出函函数数表表达达式式：是一组反映电路输出Z与输入x和状态y之间关系的表达式。 Zi = fi(x1，xn ,y1,，ys)i=1,2,m（Mealy型电路) Zi = fi(y1，ys)i=1,2,m（Mo

12、ore型电路）闯秀涤瞎垣柏愉参涟屋堕七小孝粗毋坐诵窝发客缚夜仅燎蝉俏辛莎迎烷盗第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计13 第五章第五章同步时序逻辑电路同步时序逻辑电路2激励函数表达式：激励函数表达式： 激励函数又称为控制函数，它反映了存储电路的输入Y与外部输入x和电路状 态y之间的关系。其函数表达式为 Yj = gj(x1，xn,y1,，ys)j =1,2,r3次态函数表达式：次态函数表达式：次态函数用来反映同步时序电路的次态y(n+1)与激励函数激励函数Y和电路现态现态y之间的关系，它与触发器类型相关。其函数表达式为 y l(n+1) = kl(Yj，yl)j=1,2,r ；l

13、 =1,2 ,，s窘泅敝眺昼衡品性述其鸟葱读役圈悔襟衷适芋水震宫吓铰骂盖研珐歪拴荐第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计14 第五章第五章同步时序逻辑电路同步时序逻辑电路二状态表二状态表状态表状态表：反映同步时序电路输出Z、次态y(n+1)与电路输入x、现态y之间关系的表格，又称为状态转移表。 Mealy型同步时序电路状态表的格式如作下表所示。表格的上方从左到右列出一位输入x的全部取值组合，表格左边从上到下列出电路的全部状态y，表格的中间列出对应不同输入组合和现态下的次态y(n+1)和输出Z。表中，列数 = 一位输入的所有取值组合数；行数 = 触发器的状态组合数。挽没区桂很掌羽袄

14、贫押蛆由赵结非绷惹谩陕间左毯暗过儡忠痢侮鸳饯窃署第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计15 第五章第五章同步时序逻辑电路同步时序逻辑电路状态表是同步时序电路分析和设计中常用的工具，它非 常清晰地给出了同步时序电路在不同输入和现态下的次态和 输出。Moore型电路状态表的格式如左下表所示。考虑到Moore型电路的输出Z仅与电路的现态y有关，为了清晰起见，将输出单独作为一列，表示其值完全由现态确定。罗踞汗拥贬泵怨护葡缓翘励碧局瞬坟眩孔为川赂涎客蛆秀荡校件股身跃硼第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计 16 第五章第五章同步时序逻辑电路同步时序逻辑电路三状态图三状态图状状

15、态态图图：是一种反映同步时序电路状态转换规律及相应输入、输出取值关系的有向图。 在状态图中，用圆圈表示电路的状态，连接圆圈的有向线段表示状态的转换关系，箭头的起点表示现态，终点表示次态，当箭头起止于同一状态时，表明在指定输入下状态保持不变。 Mealy型电路状态图的形式如图(a)所示。图中，在有向箭头的旁边标出发生该转换的输入条件以及在该输入和现态下的相应输出。x/zxMoore型电路状态图的形式如图(b) 所示，电路输出标在圆圈内的状态右下方，表示输入只与状态相关。纳聂毅核看欣属胖忧锡颤享膛嚼录动铁苞这勃拎匈过铰莹障庞嫌抒肺均专第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计17 第五章

16、第五章同步时序逻辑电路同步时序逻辑电路用状态图描述同步时序电路的逻辑功能具有直观、形象等优点。 状态图和状态表示是同步时序电路分析和设计的重要工具，相比之下， 状态表更规范，状态图更形象。四时间图四时间图时间图是用波形图的形式来表示输入信号、输出信号和电路状态等的取值在各时刻的对应关系，通常又称为工作波形图。在时间图上，可以把电路状态转换的时刻形象地表示出来。陛蠕迂炔竭颇当清昌履具炔锻环呢拖随谱沮录络扼啄客此疗泌棠鄙徘荒淑第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计18 第五章第五章同步时序逻辑电路同步时序逻辑电路焙副冻汞融裙渭典抹碰曝篮驮圈元铰鹰亢洞市凭镐潍莆酣游克舅寅邻潜寡第5章同

17、步时序逻辑电路设计第5章同步时序逻辑电路设计19 第五章第五章同步时序逻辑电路同步时序逻辑电路5.2同步时序逻辑电路分析同步时序逻辑电路分析同步时序逻辑电路分析的关键是找出电路状态和输出随输入变化而变化的规律，以便确定其逻辑功能。5.2.1分析的方法和步骤分析的方法和步骤常用方法有表格法表格法和代数法代数法。一一. 表格分析法的一般步骤表格分析法的一般步骤 1写出输出函数和激励函数表达式。 2借助触发器功能表功能表列出电路次态真值表。 3作出状态表和状态图（必要时画出时间图） 。 4归纳出电路的逻辑功能。咋饲取臼陌在腻疯愁处独哀氨霹拨专称狰听耀除泳双医龟纪痕琴臂渴氯渴第5章同步时序逻辑电路设计

18、第5章同步时序逻辑电路设计20 第五章第五章同步时序逻辑电路同步时序逻辑电路二二. 代数分析法的一般步骤代数分析法的一般步骤 由分析步骤可知，两种方法仅第二步有所不同，分析中可视具体问题灵活选用。1写出输出函数表达式和激励函数表达式。 2把激励函数表达式代入触发器的次态方程触发器的次态方程，导出电路 的次态方程组。 3作出状态表和状态图（必要画出时间图）。 4归纳出电路的逻辑功能。 讹弄虾勃座直菱旷挤袒鸵刑辛莹乔枢仁凋情柠偷霉是读瓜档酞梯唉皇奎恼第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计21 第五章第五章同步时序逻辑电路同步时序逻辑电路5.2.2分析举例分析举例例例1 用表格法表格法

19、分析下图所示同步时序逻辑电路。解解:该电路由两个J- K触发器和一个异或门组成， 电路的输入为x，电路的状 态(即触发器状态)用y2、y1 表示。电路的输出即状态 变量，因此，该电路属于 Moore型电路的特例。1.写出输出函数和激励函数表达式写出输出函数和激励函数表达式 该电路的输出即为状态，各触发器的激励函数表达式为 J1=K1=1；J2=K2=xy1交洽叛加嚏蒲闭衅酚雪簧窒拖乙猫氰锁阅旬墟坟名撇人呼桂瞪祸绩互赎草第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计22 第五章第五章同步时序逻辑电路同步时序逻辑电路2列出电路次态真值表列出电路次态真值表 列次态真值表时，首先列出激励函数（此

20、例 J1 = K1 = 1； J2 = K2 = xy1）的真值表，然后根据现态和激励函数值以及相应触发器的功能表填出每一组输入和现态取值下的次态。 J KQ(n+1)0 0 0 1 1 0 1 1 Q 0 1 Q峨歇缮痞酮遭闸沼悠鹤彦群盛茬溢睬篷翔狙酗疾搐呢谆垫逗耐惺对鳞卷俘第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计23 第五章第五章同步时序逻辑电路同步时序逻辑电路3作出状态表和状态图作出状态表和状态图 根据次态真值表，可作出该电路的状态表和状态图如下。现态y2 y1次态y2(n+1)y1(n+1） X=0 X=10 0 0 1 1 0 1 10 1 1 0 1 1 0 01 1

21、0 0 0 1 1 0状态表毕定覆访鞘恨蓉艇遍痊庆豫擦琼渤滦赚埃栗躇旗甩腐凶心秦法康谦绑嚷荒第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计24 第五章第五章同步时序逻辑电路同步时序逻辑电路4描述电路的逻辑功能。描述电路的逻辑功能。 由状态图可知，该电路是一个2 位二进制数可逆计数器。位二进制数可逆计数器。当输入当输入x=0 时，可逆计数器进行加时，可逆计数器进行加1计数，其计数序列为计数，其计数序列为 00011011当当输输入入x=1时时，可可逆逆计计数数器器进进行行减减1计计数数，其其计计数数序序列列为为 00011011在时序逻辑电路分析中，除了状态图和状态表之外，通常还用到时间图

22、。时间图能较形象、生动地体现时序电路的工作过程，并可和实验观察的波形相比较，是描述时序电路工作特性的一种常用方式。骤氏卿森肃脐答仰拧扳润槛完辆映酱木程每癌退友内寸猾劫矩惟骆坞豪合第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计25 第五章第五章同步时序逻辑电路同步时序逻辑电路作时间图的一般步骤：作时间图的一般步骤：假设电路初始状态，并拟定一典型输入序列；假设电路初始状态，并拟定一典型输入序列； 作出状态和输出响应序列；作出状态和输出响应序列； 根据响应序列画出波形图。根据响应序列画出波形图。本例设电路的初始状态y2y1=00,输入x为电平信号，典型输入序列为111100000，根据状态图可

23、作出电路的状态响应序列如下： CP: 123456789 x :111100000 y2 : 011000110 y1 : 010101010 y2(n+1): 110001100 y1(n+1): 101010101铰红湍来昨织祖楷蒜遍益吟拧扮拼衅非钒浇磅谁壬哨催杰醋晃少寐烘具申第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计26 第五章第五章同步时序逻辑电路同步时序逻辑电路根据状态响应序列，可作出时间图如下图所示。由于前一个时钟脉冲的次态即为后一个时钟脉冲的现态，所以，时间图中可以将现态和次态共用一个波形表示。Cp: 123456789 x : 111100000 y2 : 01100

24、0110 y1 : 010101010 y2(n+1):110001100 y1(n+1):101010101 持肿榷夏谁叉等圾粤盔撤炽现数惫扭庙溅梢铂焰影吏篓擦眩轰笋鹿悉旗缴第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计27 第五章第五章同步时序逻辑电路同步时序逻辑电路例例2(续)分析下图所示的同步时序电路。解解该电路有一个输入x和一个输出Z。输出Z与输入x及电路状态均有直接联系 ， 因 此 属 于Mealy型。1写出输出函数和激励函数的表达式写出输出函数和激励函数的表达式 趣壕扯荒缓陈均霍池遭料伍低桥停匹克婆莎邦菜威煽囊嘱整肄矮何焚婶使第5章同步时序逻辑电路设计第5章同步时序逻辑电路

25、设计28 第五章第五章同步时序逻辑电路同步时序逻辑电路2. 列出电路次态真值表列出电路次态真值表 根据激励函数表达式和D触发器的功能表，可作出该电路的次态真值表如下表所示。踏瞩旷郭签牲完奠枝理迟锋潦疮制繁邢毁举胆漱筷埃疚脚勺嘛丢曳满惟植第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计29 第五章第五章同步时序逻辑电路同步时序逻辑电路3.作出状态表和状态图作出状态表和状态图 根据输出函数表达式和次态真值表，可作出该电路的状态表和状态图如下。运豆糜撩粤丢钙倘耻胸钨厅奖同党贾贝抑要阻展尸帅犹扭噎荒澜纬站锌瑰第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计30 第五章第五章同步时序逻辑电路同步

26、时序逻辑电路4.说明电路的逻辑功能说明电路的逻辑功能CP:123456789 x:010110100 y2:000100101 y1:001011010 y2(n+1): 001001010 y1(n+1): 010110100 Z： 000100100 设电路初始状态为“00”，输入x为脉冲信号，其输入序列为010110100。根据状态图可作出电路的状态响应序列和输出响应序列如下:由输入、输出序列可以看出，一旦输入x出现信号“101”， 输出Z便产生一个相应的1，其他情况下输出Z为0。因此，该电路是一个“101”序列检测器。序列检测器。弊并女泣伞裳兆还换谦及晦险羞多佰冰畅最漳悯没汪颈脏毖太荔

27、蝗耕锦宵第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计31 第五章第五章同步时序逻辑电路同步时序逻辑电路例例3试用代数法分析代数法分析下图所示同步时序逻辑电路的逻辑 功能。解解 该电路由一个J-K 触发器和四个逻辑门构成， 电路有两个输入端x1和x2， 一个输出端Z。输出Z与输 入和状态均有直接联系， 属于Mealy型电路。 用代数法分析该电路 的过程如下。1写出输出函数和激励函数表达式写出输出函数和激励函数表达式祝摸么呵镜扇恕怎奋涡晌喻糯凶墅沧囱汇烂蒜累缎谬富每吴导窖粗录类闻第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计32 第五章第五章同步时序逻辑电路同步时序逻辑电路2把把激激

28、励励函函数数表表达达式式代代入入触触发发器器的的次次态态方方程程，得得到到电电路路的次态方程组的次态方程组该电路的存储电路只有一个触发器，因此，电路只有一个次态方程。 根据J-K触发器的次态方程和电路的激励函数表达式，可导出电路的次态方程如下：顶及偷妙支常寂猎耙忱仿领烽秋耘绘谊缴胜苹漾艇妇锋钓惑巧缝刃做赊灾第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计33 第五章第五章同步时序逻辑电路同步时序逻辑电路3根据次态方程和输出函数表达式作出状态表和状态图根据次态方程和输出函数表达式作出状态表和状态图根据次态方程和输出函数表达式，可以作出该电路的状态表和状态图如下。01温队薄欲蛛姆赡球起塔慈瞪窃

29、邪藏杀卑捡颠谁笨造整抖袁侩主铝告窒蜂阅第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计34 第五章第五章同步时序逻辑电路同步时序逻辑电路4 画出时间图，并说明电路的逻辑功能画出时间图，并说明电路的逻辑功能时钟节拍：12345678 输入x1： 00110110 输入x2： 01011100 状态y： “0” 0001111 输出Z ： 0110010101设电路初态为“0”，输入x1为00110110，输入x2为01011100，根据状态图可作出电路的输出和状态响应序列如下:道柑叉迢墩株睦蜜矩葫格斧铁汕坛挚烙寿武侗劳善粥阳估簇曼都椽同辰跟第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计

30、35 第五章第五章同步时序逻辑电路同步时序逻辑电路根据状态响应序列可作出时间图如下：分析时间图可知，该电路实现了串行加法器的功能。串行加法器的功能。其中x1为被加数，x2为加数，它们按照先低位后高位的顺序串行地输入先低位后高位的顺序串行地输入。每位相加产生的进位由触发器保存下来参加下一位相加，输出Z从低位到高位串行地输出“和”数。该时间图给出了两个二进制数该时间图给出了两个二进制数x1=01101100, x2=00111010相加得到“和”数Z=10100110的过程。状态y=11110000是由低位到 高位依次产生的进位信号。时钟节拍：12345678 输入x1： 00110110 输入x

31、2： 01011100 状态 y： “0” 0001111 输出Z ： 01100101溶军缩肄璃佩鬼丹磋赌趁沂久棉证畅亨峡简咐绿杜潦步咒袄碉痈哮染赖伺第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计36 第五章第五章同步时序逻辑电路同步时序逻辑电路为了使逻辑功能更清晰为了使逻辑功能更清晰， 亦可按照左高右低的顺序将输入输出序列表示如下： 时钟节拍： 8 7 6 5 4 3 2 1 x1(被加数)： 0 1 1 0 1 1 0 0 x2 (加数)： 0 0 1 1 1 0 1 0 y (进位)： 1 1 1 1 0 0 0 0 Z (和数)： 1 0 1 0 0 1 1 0上面举例介绍了采

32、用两种方法分析同步时序逻辑电路的全过程。实际问题分析时，可视具体情况灵活运用，根据给定逻辑电路的复杂程度不同，通常可以省去某些步骤。例如，列次态真值表或画时间图等。兹略表头祁在诽傍急谈辩质显琶呼愿祥俐孜划族暇怨笨锗案纳径芒挝好总第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计37 第五章第五章同步时序逻辑电路同步时序逻辑电路5.3同步时序逻辑电路的设计同步时序逻辑电路的设计 同同步步时时序序逻逻辑辑电电路路的的设设计计是是指指根根据据特特定定的的逻逻辑辑要要求求，设设计计出出能能实实现现其其逻逻辑辑功功能能的的时时序序逻逻辑辑电电路路。显然， 设计是分析的逆过程，即： 同步时序逻辑电路设计

33、追求的目标是，使用尽可能少的同步时序逻辑电路设计追求的目标是，使用尽可能少的触发器和逻辑门实现预定的逻辑要求！触发器和逻辑门实现预定的逻辑要求！逻辑电路逻辑电路逻辑功能逻辑功能分析分析设计设计赃焉病针诱焊宗挠玫磷舆屠辣柠坞役汐抗鳞壶偷菌丢猴玫抓云细韵绑谬暴第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计38 第五章第五章同步时序逻辑电路同步时序逻辑电路设计的一般步骤如下：设计的一般步骤如下：1形成原始状态图和原始状态表；形成原始状态图和原始状态表； 2状态化简，求得最小化状态表；状态化简，求得最小化状态表； 3状态编码，得到二进制状态表；状态编码，得到二进制状态表； 4选定的触发器类型，并

34、求出激励函数和输出函数最简选定的触发器类型，并求出激励函数和输出函数最简表达式；表达式； 5画出逻辑电路图。画出逻辑电路图。宿买构大盅堰魂方脏掠蓄似疆进扰羚泛盒膳嵌传城偏之笺朱南惑枝弄毡褐第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计39 第五章第五章同步时序逻辑电路同步时序逻辑电路5.3.1建立原始状态图和原始状态表建立原始状态图和原始状态表原始状态图和原始状态表是对设计要求的最原始的抽 象。建立正确的原始状态图和状态表是同步时序电路设计 中最关键的一步。 由于状态图比状态表更形象、灵活，一般先画状态图 后作状态表；其次，由于在开始时往往不知道描述一个给 定的逻辑问题需要多少状态，因此

35、，一般用字母或数字表 示状态。 一一.确定电路模型确定电路模型 设计成设计成Mealy型？型？Moore型？型？ 将电路设计成哪种模型? 有的问题已由设计要求规定， 有的问题可由设计者选择。不同的模型对应的电路结构不 同，设计者在选择时，应根据问题中的信号形式、电路所 需器件的多少等综合考虑。 形成原始状态图时一般应考虑如下几个方面问题：形成原始状态图时一般应考虑如下几个方面问题：博盲胚室撤菱图汛烦弱儡贯酌谱椅鉴蜒剿慎绒笔坦沧颠缚藻泼妒鸯伯川寿第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计40 第五章第五章同步时序逻辑电路同步时序逻辑电路二二. 设立初始状态设立初始状态 时序逻辑电路在输

36、入信号开始作用之前的状态称为初初始始状态状态。 在建立原始状态图时，应首先设立初始状态，然后从初 始状态出发考虑在各种输入作用下的状态转移和输出响应。三三. 根据需要记忆的信息增加新的状态根据需要记忆的信息增加新的状态 同步时序电路中状态数目的多少取决于需要记忆和区分 的信息量。 一般来说，若在某个状态下出现的输入信号能用已有状 态表示，则应转向已有状态。仅当某个状态下出现的输入信 号不能用已有状态表示时，才令其转向新的状态。招业峙呛曲尹札绕刽居浦就觉阮彝披汐颊跳填洼钝谋尿忿佣态泵蹬谣翔廓第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计41 第五章第五章同步时序逻辑电路同步时序逻辑电路四确

37、定各时刻电路的输出四确定各时刻电路的输出 时时序序逻逻辑辑电电路路的的功功能能是是通通过过输输出出对对输输入入的的响响应应来来体体现现的的。 在建立原始状态图时，必须确定各时刻的输出值。在 Moore型电路中，应指明每种状态下对应的输出；在Mealy型 电路中应指明从每一个状态出发，在不同输入作用下的输出 值。注意：注意：在描述一个逻辑问题的原始状态图和原始状态 表中，状态数目不一定能达到最少，这一点无关紧要，因 为可以对它再进行状态化简。设计者应把清晰、正确地描 述设计要求放在第一位。钻棵铡灰腕肉淤抑峨张鹏矾仑透作蚂掐仅滩据酱呐免法挤沫冯唱啥恿亥畦第5章同步时序逻辑电路设计第5章同步时序逻辑

38、电路设计42 第五章第五章同步时序逻辑电路同步时序逻辑电路例例1某模5加1、加2计数器有一个输入x和一个输出Z。输入x为加1、加2控制信号，当x=0时，计数器在时钟脉冲作用下进行加1计数；当x=1时，计数器在时钟脉冲作用下进行加 2计数。当电路计满5个状态后，输出Z产生一个1信号作为进 位输出，平时Z输出为0。 试建立该计数器的Mealy型原始状态图和状态表。解解该问题已指定电路模型为Mealy型，且输入和状态、输出之间的关系也非常清楚，所以状态图的建立很容易。吏胳师司队绪梨植跨傻蔷恨锄揽尺秉攻港咒脯肿舶将制吝胜床末稍豌闪瓜第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计 43 43 第五

39、章第五章同步时序逻辑电路同步时序逻辑电路假设模5计数器的5个状态分别用0、1、2、3、4表示，其中0为初始状态。根据题意可作出原始状态图和原始状态表如下。妙嗣帕高乓埂供见祝忧注姚努灼滋蜜街氏霖药痢觅昭言硅疼嘛梦舟亚倦甩第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计44 第五章第五章同步时序逻辑电路同步时序逻辑电路 例例 2 某序列检测器有一个输入端x和一个输出端Z。输 入端 x 输入一串随机的二进制代码，当输入序列中出现“011” 时，输出Z产生一个1输出，平时Z输出0 。典型输入、输出序列如下。输入输入x: 101011100110 输出输出z: 000001000010 试作出该序列

40、检测器的原始状态图和原始状态表。解解1.假定用假定用Mealy型同步时序逻辑电路实现该序列检测型同步时序逻辑电路实现该序列检测器的逻辑功能器的逻辑功能.设设: 状态状态A-电路的初始状态； 状态状态B-表示收到了序列“011”中的第一个信号“0”； 状态状态C-表示收到了序列“011”中的前面两位“01” ； 状态状态D-表示收到了序列“011”。壁梳李徘俄铸殴储簧返像缎膊澎吞娃缴评寻灯菇螺已咒念跌撬徊涟榷诲梳第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计45 第五章第五章同步时序逻辑电路同步时序逻辑电路该序列检测器Mealy型状态图的构造过程如下。相应的原始状态表如右下表所示。辰湿剃东

41、浑姿恳烧鬼圾诫搀得余碰葱砷浦荫版盛身蚂削纽滋伶炯龟至游颇第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计46 第五章第五章同步时序逻辑电路同步时序逻辑电路从上述过程可知，一个序列检测器所需要的状态数与要 识别的序列长度相关，序列越长，需要记忆的代码位数越多， 状态数也就越多。2假假定定用用Moore型型同同步步时时序序逻逻辑辑电电路路实实现现该该序序列列检检测测器器的逻辑功能的逻辑功能. 由于电路输出完全取决于状态 ，而与输入无直接联系。在作状态图时，应将输出标记在代表各状态的圆圈内。设电路初始状态为A，并用状态B、C、D分别表示收到了输入x送来的0、01、011。显然，根据题意，仅当处于

42、状态D时电路输出为1，其他状态下输出均为0。宋眼支棠性壕陡懒泣迪咱蝉篮绩舆驯鹿迭直胀沮唆楼叠沮削涧娄砾搞哇卯第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计47 第五章第五章同步时序逻辑电路同步时序逻辑电路构造Moore型原始状态图的过程如下：相应的原始状态表如下表所示。1酞阴词颗班到詹撩悼袒喻涯惜疲址湾涤访贩喻古脏寨吹酿迫猿宏和触伊狸第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计48 第五章第五章同步时序逻辑电路同步时序逻辑电路例例3设计一个代码监测器，该同步时序电路用于检测串 行输入的8421码，其输入的顺序是先低位后高位，当出现非法 数字(即输入1010，1011，1100，1

43、101，1110，1111)时，电路 的输出为1。试作出该时序电路的Mealy模型状态图和状态表。解解根据题意，电路有一个输入和一个输出。设输入为x，输出为Z。由于输入的8421码是先低位后高位，因此，判断输 入是否为非法数字时，应从低位到高位查看各位输入值。设：设： 状态状态A-起始状态； 状状态态B和和C-表示最低一位代码的两种不同取值0和1；状状态态D，E，F，G-表示低两位的码的四种不同取值0011； 状态状态H，I，J，K，L，M，N，P-表示低三位代码的八种 取值000111。 当x输入的第四位代码到来时，即可对输入代码进行判断， 若出现非法数字，电路的输出为1，否则为0，并返回到

44、起始状 态A。秦咸尽舜垣恨观厘悸辉列再抒持盎凳候巳陵善甄染桐萍邵头韩咯什修袁奋第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计49 第五章第五章同步时序逻辑电路同步时序逻辑电路根据以上分析，可以得到下图所示的原始状态图。注意：注意：图中，当4位代码检测完后，应转向初始状态A，以便检查下一组代码。涨度唉遏领毙隘凛至沫示轩浩翠殿濒脂鸵邹甘酸肢佃潍碧骋鸭窜嵌第质污第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计50 第五章第五章同步时序逻辑电路同步时序逻辑电路由原始状态图转换后的原始状态表如下表所示。思考思考: 1.代码检测器与序列检测器的主要区别是什吗？ 2. 若将该代码检测器设计成Moo

45、re型同步时序电路,该如何建立原始状态图？需增加几个状态？委捧厉屎掸漫戒涎升肃脱策癌甄瀑枚月君格双蓄犁勋惑淋贮唯臃瞅永遵桃第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计51 第五章第五章同步时序逻辑电路同步时序逻辑电路若将该代码检测器设计成Moore型同步时序电路，则电路输出只与状态相关。 令：令： 状态A-初始状态； 状态B和C-表示代码最低位的取值0和1； 状态D、E、F、G-分别表示代码低二位的4种取值组合0011； 状态H、I、J、K、L、M、N、P-分别表示低三位的8种取值组合00 0111； 状态X-表示4位代码中的10种合法码； 状态Y-表示4位代码中的6种非法码。 显然，

46、电路仅当处于状态Y时输出为1，其他状态下均输出0。堑昌卷魂蛔吟唇仰惜槛裳灭毛勇琢吊打钝本嫩讲吮跟惦秉碰请鸳投姆争哮第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计52 第五章第五章同步时序逻辑电路同步时序逻辑电路原始状态图如下图所示，原始状态表略。从该例可以 看出，实现同一逻辑功能的Moore型电路比Mealy型电路需 要的状态数多。思考：思考： 1.该Moore型状态图在Mealy状态图的基础上增加了两 个状态，请问是否能只增加一个状态？ 2.该Moore型状态图中，从状态X、Y出发输入0或1时， 为什么不转向初始状态A?咙蟹荡彝柒鞘呀梢砖饥讯季知宇泻似挎头刁曙处觉柑故驱猴申吹氏护饯驶第

47、5章同步时序逻辑电路设计第5章同步时序逻辑电路设计53 第五章第五章同步时序逻辑电路同步时序逻辑电路上述各例所建立的原始状态图和原始状态表中，对于所 设立的每一个状态，在不同输入取值下都有确定的次态和输 出。通常将这类状态图和状态表称为完全确定状态图和状态完全确定状态图和状态 表表，由它们所描述的电路称为完全确定电路完全确定电路。实际应用中，根据某些设计要求建立的原始状态图和原实际应用中，根据某些设计要求建立的原始状态图和原 始状态表中往往存在不确定的次态或输出，即某些状态在某始状态表中往往存在不确定的次态或输出，即某些状态在某 些输入取值下的次态或输出是随意的。这种状态图和状态表些输入取值下

48、的次态或输出是随意的。这种状态图和状态表 被称为被称为不完全确定状态图和状态表，不完全确定状态图和状态表，所描述的电路称为所描述的电路称为不完不完 全确定电路。全确定电路。撞豹婆开廖蚤仪葱沂癸膀乌尚戚熔抹卡英拉掖犬慨永竟块遏蓄涵郎娄绣捻第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计54 54 第五章第五章同步时序逻辑电路同步时序逻辑电路例例4设计一个用于引爆控制的同步时序电路，该电路有一 个输入端x和一个输出端Z。平时输入x始终为0，一旦需要引爆， 则从 x 连续输入4个1信号(不被0间断)，电路收到第四个1后在 输出端Z产生一个1信号点火引爆，该电路连同引爆装置一起被 炸毁。试建立该电

49、路的Mealy型状态图和状态表。 （该问题的实际意义？（该问题的实际意义？-施工的安全性！）施工的安全性！）解分析解分析:该电路实际上是一个用于特殊场所的“1111”序 列检测器。它与一般序列检测器有两点不同： 1.输入带有约束条件，即一旦输入出现1，则一定是不被 0间断的连续4个1； 2.收到4个1后，输出产生的引爆信号使电路自毁，故此 时不再存在次态问题。诸倦莫虫脾贵论图督猴论鹤需渠薯框勺伐种突巳茧桥孰税孕逻玖齐昼末茶第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计55 第五章第五章同步时序逻辑电路同步时序逻辑电路设：设：状态A-电路初始状态； 状态B-表示收到了第一个1输入； 状态C

50、-表示收到了连续2个1输 入； 状态D-表示收到了连续3个1输入。 根据题意，可得到该电路的Mealy型原始状态图和原始状态表如下。图、表中用“d”表示不确定次态或不确定输出。让辊玲截泣丹煌浊畴夹贼傈割帽渠腺街抖堕健丫治木波杏抒现益指售矾滓第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计56 第五章第五章同步时序逻辑电路同步时序逻辑电路注意注意: 在时序电路设计中，利用不完全确定状态表中不在时序电路设计中，利用不完全确定状态表中不确定次态和不确定输出的随意性，通常可使确定次态和不确定输出的随意性，通常可使 设计方案设计方案变得更简单。这一点类似包含无关最小项的组合电路变得更简单。这一点类似

51、包含无关最小项的组合电路设计，只不过在处理上要复杂一些。设计，只不过在处理上要复杂一些。冈隋昏嚎两首征迈锨茎涧嘘淌忽冲嗅寂稽煽膝嚎合雍肖祥殃销腑亡榜寐逛第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计57 第五章第五章同步时序逻辑电路同步时序逻辑电路5.3.2状态化简状态化简什什么么叫叫状状态态化化简简？ 所谓状态化简，是指采用某种化简技术从原始状态表中消去多余状态，得到一个既能正确地描述给定的逻辑功能，又能使所包含的状态数目达到最少的状态表，通常称这种状态表为最小化状态表。目的：目的：简化电路结构。状态数目的多少直接决定电路中所 需触发器数目的多少。设状态数目为n,所需触发器数目为m,则

52、应满足如下关系： 2m n 2 m-1 为了降低电路的复杂性和电路成本，应尽可能状态表中包含的状态数达到最少。方法方法：常用方法有观擦法、输出分类法、隐含表法等。下面讨论最常用的一种方法-隐含表法。隐含表法。谬河晌凰煽希芯邮啥纯婴幽矾逛鉴坯秤镑肮谰门短恫饺爸负滚阉臭就拐垛第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计58 第五章第五章同步时序逻辑电路同步时序逻辑电路利用隐含表进行化简时，对于完全给定原始状态表和不完 全给定原始状态表引用了不同的概念，并且处理过程有所不同。 一一. 完全确定状态表的化简完全确定状态表的化简1几个概念几个概念(1)等效状态等效状态 定义定义 设状态Si和Sj

53、是完全确定状态表中的两个状态，若对于所 有可能的输入序列，分别从状态Si和状态Sj出发，所得到的输 出响应序列完全相同，则状态Si和Sj是等效的，记作(Si，Sj)， 又称状态Si和Sj 为等效对。请注意掌握三点：定义、判断方法和性质。务展键聊许盐由羹鸯隋袒吮苏勋曾缠顾司功触叼寥猜妻寺墒胰滋惰畦道敏第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计 判断方法判断方法 若状态Si和Sj 是完全确定的原始状态表中的两个现态，则Si和Sj 等效的条件可归纳为在一位输入的各种取值组合下满足如下两条： 第一，输出相同； 第二，次态属于下列情况之一： a.次态相同； b.次态交错或为各自的现态； c.次

54、态循环或为等效对。现态 次态/输出 X=0 X=1 A B C D C/1 D/1 A/0 B/0 B/0 B/0 D/0 C/0什么叫交错、循环呢？什么叫交错、循环呢？例如,在 右表中当X=0时，现态A、B的次态相 同，现态C、D的次态交错；当X=1时， 现态A、B的次态为C、D,而现态C、D 的次态为A、B，构成次态循环，即 AB CD第五章第五章同步时序逻辑电路同步时序逻辑电路王股王舞溯闰压戳装烙慧差麓滴寐造驹时串噪若偷协肾识嘻赠痊讶盅喂豪第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计60 第五章第五章同步时序逻辑电路同步时序逻辑电路 性质性质 等效状态具有传递性。即假若S1和S2

55、等效，S2和S3等效,那 么，一定有S1和S3等效。记作 (S1，S2)，(S2，S3)(S1，S3)(2)等效类等效类 等效类：由若干彼此等效的状态构成的集合。在同一个等 效类中的任意两个状态都是等效的。 例如，由(S1，S2)和(S2，S3)可以推出(S1，S3)，进而可知 S1、S2、S3属于同一等效类，记作 S1，S2，S3，即 (S1，S2) ，(S2，S3) S1，S2，S3等效类是一个广义的概念，两个状态或多个状态均可以组 成一个等效类，甚至一个状态也可以称为等效类，因为任何状 态和它自身必然是等效的。漓吊蝴饮粱怖侩书苦真铝辱远何虎炕淑邹平辛吭眺玩恬片兆错沪访驻棠是第5章同步时序

56、逻辑电路设计第5章同步时序逻辑电路设计61 第五章第五章同步时序逻辑电路同步时序逻辑电路(3) 最大等效类最大等效类 所谓最大等效类，是指不被任何别的等效类所包含的等效类。 注注意意：这里所指的最大，并不是指包含的状态最多，而是指它的独立性，即使是一个状态，只要它不被包含在别的等效类中，也是最大等效类。换而言之，如如果果一一个个等等效效类类不不是是任任何何其他等效类的子集，其他等效类的子集， 则该等效类称为最大等效类。则该等效类称为最大等效类。完全给定原始状态表的化简过程，就是寻找出表中的所有最大等效类，然后将每个最大等效类中的状态合并为一个新的状态，从而得到最小化状态表。 简化后的状态数等于

57、最大等效类的个数！雨塑悬俯邑诀赦卑钠员察佛瞒贸奸伞蛹胞波藏择萄旅佬筋慕挛僵蕊遏芒烯第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计62 第五章第五章同步时序逻辑电路同步时序逻辑电路2状态化简状态化简（1）隐含表化简法的一般步隐含表化简法的一般步骤骤 作隐含表作隐含表 隐含表是一个直角三角形阶梯网格，横向和纵向的网格数等于原始状态表中的状态数n减1。表的横向从左到右依次标上原始状态表中的前n-1个状态，纵向自上到下依次标上原始状态表中的后n-1个状态。表中每个方格代表一个状态对。作隐含表作隐含表 找等效对找等效对 求最大等效类求最大等效类 状态合并状态合并作最简状态表作最简状态表12345樟

58、绷失瓷娇旱侈咯谬椅沽排著径园歹曹谦绩押桐之斧谤篓啃督奄修挎腆挪第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计63 第五章第五章同步时序逻辑电路同步时序逻辑电路顺顺序序比比较较：按照隐含表中从上至下、从左至右的顺序，对照原始状态表依次对所有“状态对”进行逐一检查和比较，并将检查结果标注在隐含表中的相应方格内。比较结果标注如下： 等效 - 在相应方格内填上“”； 不等效- 在相应方格内填上“”； 与其他状态对相关 - 在相应方格内填上相关的状态对。关关联联比比较较：指对那些在顺序比较时尚未确定是否等效的状态对作进一步检查。直到判别出状态对等效或不等效为止。寻找等效对寻找等效对 利用隐含表寻找

59、 “等效对”一般需要进行两轮比较，首 先进行顺序比较，然后进行关联比较。窘您韶卑铸撵玫输朱晾拉轰蔫驴奸德做扼雌性牟殆炳机痴腹噎慷膘麦点殉第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计64 第五章第五章同步时序逻辑电路同步时序逻辑电路求出最大等效类求出最大等效类 在找出原始状态表中的所有等效对之后，可利用等效状态的传递性，求出各最大等效类。确定各最大等效类时应注意两点：两点：各最大等效类之间不应出现相同状态；各最大等效类之间不应出现相同状态； 原始状态表中的每一个状态都必须属于某一个最大原始状态表中的每一个状态都必须属于某一个最大 等效类，否则，化简后的状态表不能描述原始状态表所描等效类，

60、否则，化简后的状态表不能描述原始状态表所描 述的功能。述的功能。状态合并，作出最小化状态表状态合并，作出最小化状态表 将每个最大等效类中的全部状态合并为一个状态，即可 得到和原始状态表等价的最小化状态表。该端澈吻地伟科娥郧晤钨烷宵歼拴起崎则终也箭局培盖糜呀粹磊饶诗知苔第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计65 第五章第五章同步时序逻辑电路同步时序逻辑电路（2）化简举例化简举例例例化简下表所示原始状态表。解解 作隐含表作隐含表 给定原始状态表具有7个状态，根据画隐含表的规则，可画出隐含表框架如下。爷杏搽仍罪卸翱搜醚洪乞民趋丫狰另谨丑风踊洲狐集搞爹口篓绳竖汁占圈第5章同步时序逻辑电路

61、设计第5章同步时序逻辑电路设计66 第五章第五章同步时序逻辑电路同步时序逻辑电路 寻找等效对寻找等效对 根据等效状态的判断标准，依次检查每个状态对，可得到顺序比较结果如图 (a)所示。 关联比较的结果如图 (b)所示。 图(a) 图(b)判断方法判断方法 第一，输出相同； 第二，次态属于下列情况之一： a.次态相同； b.次态交错或为各自的现态； c.次态循环或为等效对。隆萤闺藉塞婿茄湃坍贰彭竞哗付祥竭钡慕含吕冗滋轰蜡坑漓促能哨携仟震第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计67 第五章第五章同步时序逻辑电路同步时序逻辑电路图中，由于状态C和F等效，故可判断出状态A和B等效。检查状态

62、A、E的次态对时，出现如下所示关系： AE BE CF由于已知状态C和F是等效的，而状态BE又与状态AB构成 循环，所以，状态A和E是等效状态对，B和E也是等效状态对。状态D、G对应的方格中含有CD和DE，由于状态CD不等效， 因此状态D和G不等效，故在对应的方格中加记号“/”。由判断结果可知，原始状态表中的7个状态共有四个等效对：(A，B)，(A，E)， (B，E)，(C，F)。犬颐锥敦笋矿羊爸甩压居剖腆兽冀窝坍椰窑动款锤篙嘘榷醚横猫乔诗窍荒第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计68 第五章第五章同步时序逻辑电路同步时序逻辑电路状态合并，作出最小化状态表状态合并，作出最小化状态

63、表 令令A,B,E-a、C,F-b、D-c、G-d，并代入原始状态表中，即可得到化简后的状态表如下边右表所示。 求出最大等效类求出最大等效类 由所得到的等效对和最大等效类的定义可知，原始状态表中的7个状态共构成A,B,E,C,F,D,G四个最大等效类。打夺罪剔余右澜功搀暴卸海申潘茎启沛盗矛襄念茸悬驶焚变虏乞痊钡竟火第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计69 第五章第五章同步时序逻辑电路同步时序逻辑电路二二.不完全确定状态表的化简不完全确定状态表的化简化简不完全确定原始状态表时，将引入一个新的概念相相容状态。容状态。1相容状态和相容类相容状态和相容类 （1）相容状态）相容状态 相容

64、状态的定义相容状态的定义 假定状态Si 和Sj 是不完全确定状态表中的两个状态，若对于所有的有效输入序列，分别从状态Si和Sj出发，所得到的确定输出响应序列是完全相同的，则状态Si和Sj是相容的，又称为相容对，记作(Si，Sj )。有有效效输输入入序序列列：若从状态S出发，某输入序列作用下所得到的状态响应序列除最后一个次态外，其他次态都是确定的，则该输入序列对状态S是有效的。逮总扼曲尘掐揉高锤鸿榜谅坊吐仓竞抨骂座唇报僧烧葫阅唱仔压栖皿档友第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计70 第五章第五章同步时序逻辑电路同步时序逻辑电路例如，对如下状态表而言，序列000011、01111示有

65、效的，而序列011010、11001示无效的。思考：思考：为什么？(引爆控制)战嘛钙爽蝶网辜哇办箩潞虎盏郝母俄帆房瓷脱它祝硝惫则伊纬编八育悼润第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计71 第五章第五章同步时序逻辑电路同步时序逻辑电路 相容状态的判断相容状态的判断 假定状态Si 和Sj是不完全确定状态表中的两个现态，状态Si 和Sj 相容的条件可归纳为在一位输入的各种取值组合下满足如下两条。 第一，输出相同，或者其中的一个(或两个)输出不确定。 第二，次态属于下列情况之一： a .次态相同； b. 次态交错或为各自的现态； c. 次态循环或为相容对； d. 其中的一个(或两个)为不确

66、定状态。削瞳称淖铲淄桓弗服凛款薄惨嫁喷棵惊贵饿缎交活冈块癸檄狱狞渔敝瞅本第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计72 第五章第五章同步时序逻辑电路同步时序逻辑电路注意注意! 相相容容状状态态不不具具备备传传递递性性！这是因为判断两个状态是否相容时，对于不给定的输出和不给定的次态可以随意指定的缘故。例如，在下表中，有状态A、B相容，状态B、C相容,但状态A、C不相容。现态 次态 / 输出 X=0 X=1 A B C D C/1 d/d C/0 B/0 B/0 A/0 A/0 d/d欺党袄踊样华诺弦涤冷指门歉灼屹劳果鹤啦熙昭践似赁昭勒辆骄电情教蓝第5章同步时序逻辑电路设计第5章同步时序

67、逻辑电路设计73 第五章第五章同步时序逻辑电路同步时序逻辑电路 （2）相容类相容类 相容类是由彼此相容的状态构成的集合。处于同一相容类中的所有状态之间都是两两相容的。 例如，若有相容对(S1,S2)、(S2,S3)和(S1,S3)，则可构成相容类S1,S2,S3。 （3）最大相容类最大相容类 若一个相容类不是任何其他相容类的子集，则该相容类称为最大相容类。 注注意意：由于相容状态无传递性，所以，同一原始状态表的各最大相容类之间可能存在相同状态，即同一状态可能出现在不同的最大相容类中。捻易值贷弦鲜赵坛辛昧夫兵腮吝驱仆川莉篷虽捞西碰矩逼筑爪鞭削症鲜眷第5章同步时序逻辑电路设计第5章同步时序逻辑电路

68、设计74 第五章第五章同步时序逻辑电路同步时序逻辑电路2. 不完全确定状态表的化简不完全确定状态表的化简(1)化简步骤化简步骤 作隐含表，寻找相容状态对作隐含表，寻找相容状态对 利用隐含表寻找相容对的过程与化简完全确定状态表时寻找等效对的过程是相同的，仅仅是状态相容与状态等效的标准有所不同而已。 作隐含表，寻找相容状态对；作隐含表，寻找相容状态对； 利用状态合并图，求出最大相容类；利用状态合并图，求出最大相容类； 利用闭覆盖表，求最小闭覆盖；利用闭覆盖表，求最小闭覆盖； 状态合并，作出最小化状态表状态合并，作出最小化状态表 。 纸津叼墅砷珍唱裤起刹闭盲辫槽脏整雏址菩鲁牺酱悼漆母六胁吻薪衙危颤第

69、5章同步时序逻辑电路设计第5章同步时序逻辑电路设计75 第五章第五章同步时序逻辑电路同步时序逻辑电路利用状态合并图，求出最大相容类利用状态合并图，求出最大相容类 状状态态合合并并图图：是求最大相容类工具。它将状态表的所有状态以“点”的形式均匀地绘在圆周上，然后把所有相容对用线段连接起来。若某些顶点任意两点之间都有连线，则这些顶点状态的集合构成一个最大相容类。图（a）、（b）、（c）分别表示包含3个、4个和5个状态的最大相容类状态合并图。妖拳蛋郸可沥富糟概崔哈钓吩凉霜厘漳井躺琶衬婆五芬楷杜郧惋雁肇汪炕第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计76 第五章第五章同步时序逻辑电路同步时序逻

70、辑电路利用闭覆盖表，求最小闭覆盖利用闭覆盖表，求最小闭覆盖 最小闭覆盖最小闭覆盖-是从最大相容类(或相容类)中选出一 个相容类的集合，该相容类集合满足以下3个条件： a. 覆盖-即所选相容类集合应包含原始状态表的全部 状态。 b. 最小-即所选相容类集合中相容类个数应最少。 c. 闭合-即所选相容类集合中的任一相容类，在原始 状态表中任一输入条件下产生的次态组合应该属于该集合中 的某一个相容类。（思考：为什么要满足覆盖？为什么要满足闭合？）（思考：为什么要满足覆盖？为什么要满足闭合？）化简不完全确定状态表的关键，就是寻找一个最小闭覆 盖。般达澡祖焰岂凌短觉艺栅幸捎件铭纱肮骏擅溶茨挪阳卡莆癸绊军

71、幼纺漫霍第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计77 第五章第五章同步时序逻辑电路同步时序逻辑电路闭覆盖表：闭覆盖表：闭覆盖表反映相容类集合对状态的覆盖情况和相容类的闭合关系。 表的左边自上而下列出所选相容类，表的中间覆盖部分列出各相容类对原始状态表中状态的覆盖情况，表的右边闭合部分列出各相容类在一位输入各种取值组合下的次态组合。 注意：注意：这里所说的相容类包括最大相容类和它们的子集。状态合并，作出最小化状态表状态合并，作出最小化状态表 将最小闭覆盖中的每个相容类用一个新的状态符号表示，再将其代入原始状态表中，即可得到与原始状态表功能相同的最小化状态表。戳冶开瑶环琳蜜绥刀痢天凡郧

72、顶抖番侈承钡怂筛抨侩煤铀沟苹肪哆狐贞薛第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计78 第五章第五章同步时序逻辑电路同步时序逻辑电路(2)化简举例化简举例 解解该原始状态表中存在不确定的次态和输出，属于不完全确定状态表。例例化简如下原始状态表。 现态 次态/输出 x=0 x=1 A A/d d/d B C/1 B/0 C D/0 d/1 D d/d B/d E A/0 C/1簿嘛疟眺毗舅呵鞋贼典做旗麻久斟尿劳苔嫁体途苏藻辨耶拨色博瓦娟辛猪第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计79 第五章第五章同步时序逻辑电路同步时序逻辑电路作隐含表，寻找相容状态对作隐含表，寻找相容状态对

73、 作出隐含表，并根据相容状态的判断标准对各状态对进行顺序比较和关联比较后的结果如右下图所示。 现态 次态/输出 x=0 x=1 A A/d d/d B C/1 B/0 C D/0 d/1 D d/d B/d E A/0 C/1由隐含表可知，该状态表中的相容状态对有：(A,B)、(A,C)、(A,D)、(A，E)、(B，D)、(C，D)、(C，E)。第一，输出相同，或者其中的一个第一，输出相同，或者其中的一个(或两个或两个)输出不确定。输出不确定。 第二，次态属于下列情况之一：第二，次态属于下列情况之一： a .次态相同；次态相同； b. 次态交错或为各自的现态；次态交错或为各自的现态； c.

74、次态循环或为相容对；次态循环或为相容对； d. 其中的一个其中的一个(或两个或两个)为不确定状态。为不确定状态。烁瞅竭掌我椿博孪碰滦皖昭襟闽硒蔽哎瓮钝则琉存鼎旺税脚权羊贾潘叮深第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计80 第五章第五章同步时序逻辑电路同步时序逻辑电路作状态合并图，找出最大相容类作状态合并图，找出最大相容类 根据相容状态对(A,B)、(A,C)、(A,D)、(A，E)、(B，D)、(C，D)、(C，E)。可作出状态合并图如下图所示。从状态合并图得到最大相容类为A,B,D、A,C,D、A,C,E。孟标随虾度总弧隅疼撵适咕儡嫁基耘襟成斯爆疥哟雌墟馅泊寻丹轰喀廉状第5章同步

75、时序逻辑电路设计第5章同步时序逻辑电路设计81 第五章第五章同步时序逻辑电路同步时序逻辑电路作闭覆盖表，求最小闭覆盖作闭覆盖表，求最小闭覆盖 由3个最大相容类，可作出其闭覆盖表如下表所示。由闭覆盖表和选择最小闭覆盖的3个条件可知，该例的最小闭覆盖可由最大相容类A,B,D和和A,C,E组成。思思考考：若闭覆盖表中A,B,D在X=1时的次态组合为CD,最小闭覆盖由最大相容类A,B,D和A,C,E组成行吗？为什么？相容类 覆盖 闭合 A B C D E X=0 X=1 ABD AC B ACD AD B ACE AD C呢狡账蔡颇卖泞贰兄裔鱼票亭饵育舜朽艘睬欣瀑伤谈酶拍柜杭巾悲属户亲第5章同步时序逻

76、辑电路设计第5章同步时序逻辑电路设计82 第五章第五章同步时序逻辑电路同步时序逻辑电路状态合并，作出最小化状态表状态合并，作出最小化状态表 令：令：相容类A,B,D状态a，相容类A,C,E状态b， 将其代入原始状态表中，可得到最小化状态表如右下表所示。 B/d d/d D B/0 C/1 B C/1 A/0 E d/1 D/0 C d/d A/d A x=1 x=0 次态/输出 现态原始状态表 b/1a/0b a/0b/1a X=1 X=0 次态/输出 现态最小化状态表密孩烬谨渍掺坛交涤肛寝淫铬敦惩饲富河绣茹讶坤苞但父架笑癸尉猩焰蜒第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计83 第五

77、章第五章同步时序逻辑电路同步时序逻辑电路构成最小闭覆盖的相容类并不一定是最大相容类。构成最小闭覆盖的相容类并不一定是最大相容类。 例如，本例中选最大相容类A,B,D和相容类C,E作为 最小闭覆盖，可得到相同的结果。 在某些情况下，如果仅仅从最大相容类中去选择最小闭 覆盖，则合并后的状态表不一定是最简的。而如果在满足覆 盖的前提下，在最大相容类和非最大相容类之间作恰当的选 择，却能得到最简的状态表（思考：思考：为什么为什么?）。注注 意：意： 状态合并时，若存在确定的次态和不确定的次态，则应取确定的次态；若存在确定的输出和不确定的输出，则应取确定的输出值。 例如，原始状态表中的状态A、B、D在输

78、入x=0时的输出有1和d两种，合并后的状态a在x=0时的输出应为1。舆耸枕闷韵伟猴崭违攫掸钱比挝猿萤囚盗衡啡西炭绩区空赎魁绢吃姥炳缅第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计84 第五章第五章同步时序逻辑电路同步时序逻辑电路5.3.3状态编码状态编码状状态态编编码码：是指给最小化状态表中用字母或数字表示的状态，指定一个二进制代码，形成二进制状态表。状态编码也称状态分配，或者状态赋值。状态编码的任务是：状态编码的任务是： 确确定定状状态态编编码码的的长长度度(即即二二进进制制代代码码的的位位数数，或或者者说说所所需触发器个数需触发器个数)； 寻寻找找一一种种最最佳佳的的或或接接近近最最

79、佳佳的的状状态态分分配配方方案案。以以便便使使所所设计的时序电路最简单。设计的时序电路最简单。冗泼素爪寅扯竟邀佯绰弄腾木恒贿块咙梯拇闺瀑陨援马趟食赢秆蛀夷交洗第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计85 第五章第五章同步时序逻辑电路同步时序逻辑电路一确定二进制代码的位数一确定二进制代码的位数二进制代码的位数是由最小化状态表中的状态个数来确定的。设最小化状态表的状态数为N ，状态编码的长度为m,则状态数N与状态编码长度m的关系为 2m-1 N 2m 例如，若某状态表的状态数N = 7，则状态分配时,二进制 代码的位数应为 m = 3。或者说状态变量个数为3。二确定状态分配方案二确定状

80、态分配方案状态与代码之间的对应关系可以有许多种。一般说来，用m 位二进制代码的2m种组合来对N个状态进行分配时，可能出现的 状态分配方案数Ks为例如，当 N = 4, m= 2时，K S = 24。平吓瞥萝染哮坊棠宜纂装蛹尾嗽抉禄锈屹涧阂祝秦竞洁和尿基钙佬饶啮荤第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计86 第五章第五章同步时序逻辑电路同步时序逻辑电路随着状态数目的增加，分配方案的数目急剧增加。如如何何从众多的分配方案中寻找出一种最佳方案从众多的分配方案中寻找出一种最佳方案? 在实际工作中，工程技术人员通常按照一定的原则、凭借设计的经验去寻找相对最佳的编码方案。一种常用方法称为相邻分

81、配法相邻分配法。相邻分配法的基本思想是：相邻分配法的基本思想是： 在选择状态编码时，尽尽可可能能使使激激励励函函数数和和输输出出函函数数在在卡卡诺诺图图上上的的“1”方方格格处处在在相相邻邻位位置置，从而有利于激励函数和输出函数的化简。 Yj = gj(x1，xn,y1,，ys)j =1,2,r 外部输入x和电路状 态y之间的关系严次联标竿漾羌障摇惑截罪锰凤馏癌勿婉娥巩铃薯彻鞋片南绕栏枚胞猿娇第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计87 第五章第五章同步时序逻辑电路同步时序逻辑电路相邻分配法的状态编码原则如下：相邻分配法的状态编码原则如下： 次态相同，现态相邻。次态相同，现态相邻。

82、(即在相同输入条件下，具有相同次态的现态应尽可能分配相邻的二进制代码；) 同一现态，次态相邻。同一现态，次态相邻。(即在相邻输入条件下，同一现态的次态应尽可能分配相邻的二进制代码；) 输出相同，现态相邻。输出相同，现态相邻。(即在每一种输入取值下均具有相同输出的现态应尽可能分配相邻的二进制代码。)某些状态表常常出现不能同时满足3条原则的情况。此时， 可按从至的优先顺序考虑。 此外，从电路实际工作状态考虑，一般将初始状态分配一般将初始状态分配 “0”状态。状态。(思考：为什么？思考：为什么？)络告屁舰委临詹系师嚎狙寐料诀鸦狗苛玖拨葡闲吞朱季岭简铡著吼鸡腿段第5章同步时序逻辑电路设计第5章同步时序

83、逻辑电路设计88 第五章第五章同步时序逻辑电路同步时序逻辑电路三举例三举例例例对如下状态表进行状态编码（设A为初始状态）。 现态 次态/输出 x=0 x=1 A C/1 B/0 B A/0 A/1 C A/1 D/1 D D/1 C/0解解所示状态表中，状态数N = 4，故状态编码的长度应为 m=2。即实现该状态表的功能需要两个触发器。猿缸惺敦描岂希寇钉氓致慌可车窝温焦盆擎谩射勘芦斗拎俞宅闹灶钙均邀第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计89 第五章第五章同步时序逻辑电路同步时序逻辑电路根据相邻法的编码原则，4个状态的 相邻关系如下：相邻关系如下：根据原则，状态B和C应分配相邻的

84、二进制代码； 根据原则，状态B和C、A和D、C和 D应分配相邻的二进制代码； 根据原则，状态A和D应分配相邻的 二进制代码。 综合可知，状态分配时要求满状态分配时要求满 足足B和和C、A和和D、C和和D相邻。相邻。 在进行状态分配时，为了使状态之间 的相邻关系一目了然，通常将卡诺图作为 状态分配的工具。假定状态变量用y2y1表示，并将A分配“0”，一种满足上述相邻关系的分配方案 如右图所示。即状态A、B、C、D的状态 编码依次为y2y1的取值00、01、11、10。 现态 次态/输出 x=0x=1 A C/1 B/0 B A/0 A/1 C A/1 D/1 D D/1 C/0撞囊幂鄙磐栏撰展吼

85、唯扫赖忘议农赦尤饭擒挽伤低斯顷御笛惰仅谓弦瞎运第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计90 第五章第五章同步时序逻辑电路同步时序逻辑电路将状态表中的状态A、B、C、D分别用编码00、01、11、10代替，即可得到该状态表的二进制状态表如右下表所示。注注意意：满足分配原则的方案通常可以有多种，设计者可从中任选一种。现态 y2y1次态y2(n+1)y1(n+1)/输出 x=0 x=1 00 11/0 01/0 01 00/0 00/1 11 00/1 10/1 10 10/0 11/0 现态 次态/输出 x=0 x=1 A C/1 B/0 B A/0 A/1 C A/1 D/1 D D

86、/1 C/0彦菊者瘦雏敛怔奈咖幼脂沫澈媒叶澳培牲裕讯晃恋籍诸霞典靠免付锣睹向第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计91 第五章第五章同步时序逻辑电路同步时序逻辑电路5.3.4确定激励函数和输出函数并画出逻辑电路图确定激励函数和输出函数并画出逻辑电路图任任务务：根据二进制状态表和所选触发器的激励表，求出触发器的激励函数表达式和电路的输出函数表达式，并予以化简。以便用适当的逻辑门和所选定的触发器构成实现给定逻辑功能的逻辑电路。触触发发器器的的激激励励表表：激励表反应了触发器从现态转移到某种次态时，对输入条件的要求。它把触发器的现态和次态作为自变量，而把触发器的输入(或激励)作为因变量

87、。咋珊荚锹罐嘉私喧监恼辰状幅梧瓢谗苏还免姆剃面啊蚌酪拘讯宪踩趁硝夕第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计92 第五章第五章同步时序逻辑电路同步时序逻辑电路四种时钟控制触发器的激励表如下：悄袭痹临痘呀懈副振氦显程屋法犬马灼递格域查街课许铬流设亥祭灸久注第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计93 第五章第五章同步时序逻辑电路同步时序逻辑电路根据二进制状态表和触发器激励表，求激励函数和输出函数的最简表达式一般分为两步：两步： 列出激励函数和输出函数真值表；列出激励函数和输出函数真值表； 用卡诺图化简后写出最简表达式。用卡诺图化简后写出最简表达式。熟练时也可以直接根据二进制

88、状态表和触发器激励表，作 出激励函数和输出函数卡诺图，化简后写出最简表达式。例例 用J-K触发器和适当的逻辑门实现如下二进制状态表的 功能。现态 y2y1次态y2(n+1)y1(n+1)/输出 x=0 x=1 00 11/0 01/0 01 00/0 00/1 11 00/1 10/1 10 01/0 11/0眩寂粗吱酌郑感不衙毅逃抖定紧孟你慰兔啡梯章展隙央憨毗幕技舀工龚俏第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计94 第五章第五章同步时序逻辑电路同步时序逻辑电路解解根据给定的二进制状态表和J-K触发器的激励表可列出激励函数和输出函数的真值表如右下表所示。现态 y2y1次态y2(n+

89、1)y1(n+1)/输出 x=0 x=1 00 11/0 01/0 01 00/0 00/1 11 00/1 10/1 10 01/0 11/0QQ(n+1)J K0 0 01 10 11 0 d 1 d d 1 d 0庸后毋辞实温泅柳褂绕中赶八末愤莉翁坑作罢篆交您塌始厢虏琶查铱发浮第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计95 第五章第五章同步时序逻辑电路同步时序逻辑电路由真值表可作出激励函数和输出函数的卡诺图如下图所示。J1=1K1=1Z婿黔孽止摩理拂支卧留义雷闸么粹钧钥泌菊羚接杜武翻详戚瓶胆谩感犁淀第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计96 第五章第五章同步时序逻

90、辑电路同步时序逻辑电路经化简后得到激励函数和输出函数的最简表达式如下：相应逻辑电路图如下图所示。 问：问： 若若选选D触触发发器器作作为为存存储储元元件件呢？呢？趟玉撩坛瘁评脾写蚜览典控菲绰诀劫柯司欣松材捏响耐服帅届她步圣孤殉第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计97 第五章第五章同步时序逻辑电路同步时序逻辑电路若选用D触发器作为存储元件实现给定二进制状态表的逻辑功能，则根据D触发器的激励表和给定二进制状态表，可直接作出激励函数卡诺图如下图所示。经化简后，得到激励函数的最简表达式为:现态 y2y1次态y2(n+1)y1(n+1)/输出 x=0 x=1 00 11/0 01/0 0

91、1 00/0 00/1 11 00/1 10/1 10 01/0 11/0Q(n+1)D0 10 1菌沾叫肯数鸿费衅榆堵构鹤殊貉塑蜂趴蓬揖滇缺懒坯嫌霉囤吠诈嗣跑跪孝第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计98 第五章第五章同步时序逻辑电路同步时序逻辑电路相应逻辑电路图如下图所示：宾熔媒用抛年罕公昔栋焊婉骄棺予复杭跑藏詹侍我奋臼嫡建赵详剁喊步码第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计99 第五章第五章同步时序逻辑电路同步时序逻辑电路例例1用T触发器作为存储元件，设计一个2位二进制减1计数器。电路工作状态受输入信号x的控制。当x=0时，电路状态不变；当x=1时，在时钟脉冲作

92、用下进行减1计数。计数器有一个输出Z，当产生借位时Z为1，其他情况下Z为0。解解该电路的逻辑框图如下：5.4同步时序逻辑电路设计举例同步时序逻辑电路设计举例 x Z cp减1计数器该问题对电路所要求的状态数目及状态转换关系均十分清楚，故可直接作出计数器的二进制状态图和二进制状态表。姓蛤座胖猛围痒辩凿扒轮摩可滴涎伶九琵锁畔藤翠腆归茧鸵亚品卑谜姚宵第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计100 第五章第五章同步时序逻辑电路同步时序逻辑电路作出状态图和状态表作出状态图和状态表 设状态变量用y2、y1表示，可直接作出计数器的二进制状态图和二进制状态表如下。现态 y2y1次态y2(n+1)y

93、1(n+1)/输出 x=0 x=1 00 00/0 11/1 01 01/0 00/0 11 11/0 10/0 10 10/0 01/0x/Z 雹趟喀秉兑蓑领较访洱霄愈呀沼窿赊挟抒峨抗丸究锑隙瑶鞠造翻电权囱疟第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计101 第五章第五章同步时序逻辑电路同步时序逻辑电路确确定定激激励励函函数数和和输输出出函数并化简函数并化简 化简结果为化简结果为现态 y2y1次态y2(n+1)y1(n+1)/输出 x=0 x=1 00 00/0 11/1 01 01/0 00/0 11 11/0 10/0 10 10/0 01/0Q Q(n+1)T0 0 0 1 1

94、 0 1 1 0 1 1 0T2T1Z 鹰步弟计遵梗胖拱匿淌莎巍沼迫方刀共吝任吵他摹瓢侵乃魄些棋沪矩蝉膏第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计102 第五章第五章同步时序逻辑电路同步时序逻辑电路画出逻辑电路图画出逻辑电路图 根据激励函数和输出函数表达式，可画出逻辑电路图如下图所示。微厦醋皮妊芜社陵帧藻湾廉摄菊敌甸宛褂慷柳右匣剪吃茸搔淄裕寝腿羹垣第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计103 第五章第五章同步时序逻辑电路同步时序逻辑电路解解作出原始状态图和状态表作出原始状态图和状态表 假定采用Moore型电路实现给定功能，并设初始状态为A，可 作出原始状态图和原始状态表

95、如下。例例2用J-K触发器作为存储元件，设计一个“101”序列检测器。该电路从输入x接收随机输入信号，当出现“101”序列时，在输出Z产 生一个1信号。典型输入、输出序列如下： 输入x：001010110100 输出Z：000010100100（允许重叠）（允许重叠）傀噪啮厘讫训债焰阮赵咬细缘珍茫条柔钥纸扁恩摹抒乘瑶信猜咕膏蛹轴褂第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计104 第五章第五章同步时序逻辑电路同步时序逻辑电路状态化简状态化简 根据化简法则可知，所得状态表已为最小化状态表。状态编码状态编码 最小化状态表中共有4个状态，需用2位二进制代码表示。设状态变量为y2、y1，根据相

96、邻法的编码原则，可采用如下卡诺图所示的编码方案。相应的二进制状态表如下表所示。壶枪剐尉细岿崎谴滴有缚压霖唇犁滔他湾搭缚感褥准褪赤段箱贱忱艳客婴第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计105 第五章第五章同步时序逻辑电路同步时序逻辑电路确定激励函数和输出函数确定激励函数和输出函数 根据二进制状态表和J-K触发器的激励表，可列出激励函数和输出函数真值表如下表所示。 激励函数和输出函数真值表QQ(n+1)J K0 0 01 10 11 0 d 1 d d 1 d 0聂嘿别唇褐讳胎滑燕哥欠厅孰书子甄戎哗箔婪乞傅临工便袖寒禄坊址房汇第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计106

97、第五章第五章同步时序逻辑电路同步时序逻辑电路用卡诺图对激励函数和输出函数化简后，可得到其最简表达式如下：画逻辑电路图画逻辑电路图 根据输出函数和激励函数表达式，可画出“101”序 列检测器的逻辑电路图如右图所示。捎串纬层狐枫毕钮期碳蔚猛础躁钒狈菩酋茅获瑟录昼横亡俗取杖避辫患莫第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计107 第五章第五章同步时序逻辑电路同步时序逻辑电路例例3设计一个3位二进制码的串行奇偶检测器。该电路从输入端x串行输入二进制代码，每三位为一组，当三位代码中含1的个数为偶数时，输出Z产生一 个1输出，平时Z输出为0。解解代码检测器的特点是输入信号是按位分组的，每组的检测

98、过程相同，即一组检测完后，电路回到初始状态，接着进行下一组的检测。 x - ? ? ? Z cp代码检测器思考：思考：代码检测器与序列检测器有何区别？争狄暂铺津蔬未拿味被绿芍瓢因惭屏橇劲蠕为径规郊娠催唉悍商贾足厢款第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计108 第五章第五章同步时序逻辑电路同步时序逻辑电路建立原始状态图和原始状态表建立原始状态图和原始状态表 根据题意，可作出该电路的原始状态图和原始状态表如下。豢橙严危蛮辗铬构模推难忱条踏廷歼讶立傅棕札蔷寂谷姐圭政奸圭铁箱皇第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计109 第五章第五章同步时序逻辑电路同步时序逻辑电路状态化简

99、状态化简 用观擦法可以看出，原始状态表中D和G等效，E和F等效。令（D,G）- D,(E,F) - E 合并后可得到最小化状态表如右下表所示。裙漓碌布鲍靡蚤袄杉摔现田催纤膜巡睡甩兹脂声田碾姨湍枷案圣胖岁邻稀第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计110 第五章第五章同步时序逻辑电路同步时序逻辑电路状态编码状态编码 最小化状态表中有5个状态，需用3位二进制码表示。设状态变量用y3、y2、y1表示，根据状态编码的3条原则，可采用如下卡诺图所示的状态编码方案。按照该方案，可得到二进制状态表如下表所示。航需产境阶筐音浇芯坍土端霓钠捅摔朵拼蜘筷蔼妒翼忿古脂暂壶的喝龙庐第5章同步时序逻辑电路设

100、计第5章同步时序逻辑电路设计111 第五章第五章同步时序逻辑电路同步时序逻辑电路确定激励函数和输出函数确定激励函数和输出函数 假定用D触发器作为存储元件，根据二进制状态表和D触发器激励表，可作出输出函数和激励函数卡诺图如下图所示。化化简时可将无用状态简时可将无用状态001，011， 111作为无关条件处理。作为无关条件处理。D3D1D2Z恿谁辑藉征窜跺轻硫堵钢狄萝池邀晶剩叛掸将卜俘能纹现自烯湛赴蒜叉狱第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计112 第五章第五章同步时序逻辑电路同步时序逻辑电路化简后的激励函数和输出函数表达式为讨论讨论 当电路中触发器所能表示的状态数大于有效状态数时，

101、需要对设计的电路进行讨论。主要讨论两个问题：主要讨论两个问题： 1电路是否具有自恢复功能。即电路万一偶然进入无效状态，能否在输入信号和时钟脉冲作用下自动进入有效状态，如果能，则称为具有自恢复功能；否则，称为“挂起挂起”。 2电路是否会产生错误输出信号。即电路万一处在无效状态，是否会在输入信号和时钟脉冲作用下，产生错误输出信号。 当当存存在在“挂挂起起”或或错错误误输输出出现现象象时时，必必须须对对设设计计方方案案进进行行修正。修正。匹桩乏婆钮键慨组亦瞎祖徽车键寇簿降劳授告柏辨消炸厄衙蛰诅稳阐呜尊第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计113 第五章第五章同步时序逻辑电路同步时序逻辑

102、电路讨论时，可根据确定的激励函数和输出函数表达式作出相应状态表和状态图，并作出结论。 当设计方案需要修改时，只需要考虑激励函数和输出函数化简时对无效状态下任意项的处理问题。当电路中包含多个无效状态时，往往又将无效状态构成的集合称作状态的无效序列，相应地将正常工作下的状态集合称为状态的有效序列。 本本例例的的状状态态无无效效序序列列中中包包含含001、011和111共3个个无无效效状状态态，它们在化简激励函数和输出函数时被作为无关条件处理，即在这几个状态下，函数的值可根据化简的需要随意指定为1或者0。实际上，在卡诺图上和1圈在一起即指定为1，否则为0。因此，讨讨论论时时只只需需检检查查卡卡诺诺图

103、图，便便可可知知道道无无效效状状态态下下的的激激励励函函数数和和输输出出函函数数的的取取值值，并并推推出出相相应应次次态态和和输输出出，进进而而作作出出与与设计方案对应的状态图或状态表，得出讨论结果。设计方案对应的状态图或状态表，得出讨论结果。坐砂桃豆搂蛊陀苇旱醒嗅库观潭品浊钱戊缄据酥泽镭捕束擞衔辰腮诈轩潭第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计114 第五章第五章同步时序逻辑电路同步时序逻辑电路由卡诺图中对无关项的处理可知，本例中无无效效状状态态下下（表表中中的的d对对应应的的项项）的激励函数、输出函数和电路次态如下表所示。D3D1D2Z稠胸消邢野蟹闲惠莆欺剖诗菜纺夜谚亦县咸菱闯

104、授署墨驶目鲸瘦夺爬紊少第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计115 第五章第五章同步时序逻辑电路同步时序逻辑电路根据两个二进制状态表，可作出该设计方案的状态图如下图所示（有错）（有错）。涧精题要彬穆韦麓诈讨托筷爱俩摘蔗僻贺们窥廊恍瓶蝇箍苦抬翌素醋洪儿第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计116 第五章第五章同步时序逻辑电路同步时序逻辑电路由该状态图可知，此方案的无效状态序列不会产生“挂起”现象，但在无效状态下输入1时会产生错误的1输出。为此，应对输出函数修改如下：这这这这 里里里里 仅仅仅仅 对对对对相相应应输输出出函函数数表表达式修改为：达式修改为：疹镶务陀碎犊贵羔壕亿坦窒甘贼活溯估歧挪灸球佐砸庆救贱哉惯鸭每震贵第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计117 第五章第五章同步时序逻辑电路同步时序逻辑电路画逻辑电路图画逻辑电路图 根据简化后的激励函数表达式和修改后的输出函数表达式，可画出该奇偶检测电路的逻辑电路图如下图所示。惭初继锭治梆唬轻耀捏溺歪傣苑蹋羚瑟遗骡闽悍浊排宽屉嘛铰究掀掀砌绝第5章同步时序逻辑电路设计第5章同步时序逻辑电路设计