《数字电路与逻辑设计第6章1122中规模计数器.ppt》由会员分享，可在线阅读，更多相关《数字电路与逻辑设计第6章1122中规模计数器.ppt（64页珍藏版）》请在金锄头文库上搜索。
1、M=12M=12例：分析下图所示的时序逻辑电路，试画出其状例：分析下图所示的时序逻辑电路，试画出其状态图和在态图和在CPCP脉冲作用下脉冲作用下Q QD D、Q QC C、Q QB B、Q QA A的波形，并的波形，并指出计数器的模是多少？指出计数器的模是多少？ N M 的实现方法：的实现方法：采用多片采用多片M进制计数器构成进制计数器构成各芯片可以连接为串行进位方式或并行进位方式各芯片可以连接为串行进位方式或并行进位方式对于扩展为对于扩展为M M的计数器再采用反馈清零或反馈置数进行设的计数器再采用反馈清零或反馈置数进行设计计中规模计数器的级联中规模计数器的级联n 级联后的中规模计数器同样可以
2、通过级联后的中规模计数器同样可以通过复位复位或者或者预置预置来改变整个计数器的模值。来改变整个计数器的模值。n有两种基本的做法：有两种基本的做法： a、一种一种是将级联后的计数器看成是一个整体，直是将级联后的计数器看成是一个整体，直接通过预置或者复位来改变计数模值。接通过预置或者复位来改变计数模值。 b、另一种另一种是将单片的计数器先通过预置或复位到达是将单片的计数器先通过预置或复位到达一定的模值，级联后的计数器的模值一定的模值，级联后的计数器的模值等于被级联计数器等于被级联计数器模值的乘积。模值的乘积。只有级联后计数器的模值可以被分解为几只有级联后计数器的模值可以被分解为几个整数的乘积时，才
3、可以用第二种方法。个整数的乘积时，才可以用第二种方法。3、双时钟、双时钟4位二进制同步可逆计数器位二进制同步可逆计数器 74LS193 集成计数器集成计数器减计数减计数110加计数加计数110DCBADCBA0000001QDQCQBQADCBA ACP-CP+LDCR输输 出出预置数据输入预置数据输入时钟时钟预置预置清零清零异步清零：异步清零： 异步预置数：异步预置数： 3、双时钟、双时钟4位二进制同步可逆计数器位二进制同步可逆计数器 74LS193 同步加计数：同步加计数： 同步减计数：同步减计数： CR =1 CR =0, LD=0 CR =0, LD=1,CP+=CR =0, LD=1
4、,CP-=集成计数器集成计数器 0 1 1 1 X X X X 保保 持持集成计数器集成计数器 74LS193时序图时序图中规模计数器D A:高位高位低位低位CPU ，CPD :双时钟输入双时钟输入R: 异步清除异步清除, ,高电平高电平有效有效LD: 异异步预置步预置, ,低电平低电平有效有效QD QA:高位高位低位低位（一）逻辑符号（一）逻辑符号加到最大值时加到最大值时产生进位信号产生进位信号QCC=0减到最大值时减到最大值时产生借位信号产生借位信号QDD=04. 异步十进制计数器异步十进制计数器74xx290 （1）74xx290的功能的功能时钟时钟输入输入端端直接直接置置9 9端端直接
5、直接清零清零端端输出端输出端异步计数器相关连接异步计数器相关连接时钟时钟输入端输入端直接清零端直接清零端直接置直接置9 9端端二进制计数器二进制计数器 五进制计数器五进制计数器 十进制计数器十进制计数器 （1）74LS290的功能的功能二进制计数器二进制计数器 CPA QA 五进制计数器五进制计数器CPB QD QC QB 008421BCD码十进制计数器码十进制计数器CPA QD QC QB QA 74xx290的功能表的功能表计计 数数00计计 数数00计计 数数00计计 数数0010011100000110000011QDQCQBQACPR9(2)R9(1)R0(2)R R0(1)0(1
6、)输输 出出时钟时钟置位输入置位输入复位输入复位输入在计数或清零时，均要求在计数或清零时，均要求R9(1)和和R9(2)中至少一个必须为中至少一个必须为0只有在只有在R0(1)和和R0(2)同时为同时为1时，才能清零时，才能清零方法一：利用方法一：利用R端端M=6 M=6 态序表态序表 NQDQCQBQA00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 050 1 0 160 1 1 001100000M=7 M=7 态序表态序表 NQDQCQB QA00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 050 1 0 160 1 1 071
7、 0 0 1方法二：利用方法二：利用S 端端10010110M=10 M=10 态序表态序表 NQAQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0要求：采用要求：采用5421码计数码计数三、三、 寄存器，移位寄存器。寄存器，移位寄存器。 寄存器是一种常用的时序逻辑电路寄存器是一种常用的时序逻辑电路,用来存储多位二进用来存储多位二进 制代码。这些代码可以是数据，指令，地址或其他信制代码。这些代码可以是数据，指令，地址或其他信 息。由于一个触发器只能存放一位二进制代码，因
8、此，息。由于一个触发器只能存放一位二进制代码，因此， 用用n个触发器和一些起控制作用的门电路，可以组成个触发器和一些起控制作用的门电路，可以组成 n位寄存器。位寄存器。 按功能划分，寄存器可分为：按功能划分，寄存器可分为： 数码寄存器数码寄存器 移位寄存器移位寄存器 1 、 数码寄存器数码寄存器 1D CI DI存数指令 Q Q1 、 数码寄存器数码寄存器 数码寄存器是能够存放二进制数码的电路。由于数码寄存器是能够存放二进制数码的电路。由于 触发器具有记忆功能，因此可以作为数码寄存器触发器具有记忆功能，因此可以作为数码寄存器 的电路。的电路。 下图为由下图为由D触发器实现寄存一位数码的寄存单元
9、。触发器实现寄存一位数码的寄存单元。 工作原理：工作原理： 若若DI=0， 在存数指令的作用下，在存数指令的作用下， Qn+1 =0， 若若DI=1， 在存数指令的作用下，在存数指令的作用下， Qn+1=1。n这样，在存数指令的作用下，将输入这样，在存数指令的作用下，将输入信号的数码信号的数码DI存入到存入到D触发器中。触发器中。 n这样寄存器只用来存放数码，一般仅这样寄存器只用来存放数码，一般仅具有具有接收数码接收数码，保持保持并并清除清除原有数码原有数码等功能，电路结构和工作原理都比较等功能，电路结构和工作原理都比较简单。简单。一个多位的数码寄存器，可以看作是多一个多位的数码寄存器，可以看
10、作是多个触发器的并行使用。个触发器的并行使用。 2、移位寄存器、移位寄存器3 移位寄存器是一个同步时序电路，除具有移位寄存器是一个同步时序电路，除具有存放存放数数4 码的功能外，还具有将数码码的功能外，还具有将数码移位移位的功能，即在时钟的功能，即在时钟CP5 作用下，能够把寄存器中存放的数码作用下，能够把寄存器中存放的数码依次左移或右移。依次左移或右移。 下图为由下图为由4个个D触发器构成的触发器构成的4位左移的移位寄存器位左移的移位寄存器 由图可见：由图可见：Q1n+1=VI， Q2n+1=Q1n Q3n+1=Q2n，Q4n+1=Q3n 1D4 CI 1D4 CI 1D4 CI 1D4 C
11、IQ4Q3Q2Q1输入 VICP 就就实现了数码在移存脉冲作用下，向左依位移存。实现了数码在移存脉冲作用下，向左依位移存。 同理可构成同理可构成右移位寄存器右移位寄存器。10111111001011 双向寄存器双向寄存器 同时具有左移和右移的功能，是左移还是右移取决于同时具有左移和右移的功能，是左移还是右移取决于 移存控制信号移存控制信号M。 如图所示如图所示 由图可写出各级由图可写出各级D触发器的状态转移方程：触发器的状态转移方程： Q4n+1=AM+MQ3n 其中，其中，A为右移输入数码为右移输入数码 Q3n+1=MQ4n+MQ2n B为左移输入数码为左移输入数码 Q2n+1=MQ3n+M
12、Q1n Q1n+1=MQ2n+MB 当当M=1时，时， Q4n+1=A Q3n+1=Q4n Q2n+1=Q3n Q1n+1=Q2n 因此，在移存脉冲因此，在移存脉冲CP作用下，实现作用下，实现右移右移移位寄存功能。移位寄存功能。 当当M=0时，时， Q4n+1=Q3n Q3n+1=Q2n Q2n+1=Q1n Q1n+1=B 因此，在移存脉冲因此，在移存脉冲CP作用下，实现作用下，实现左移左移移位寄存功能。移位寄存功能。 所以在双向移位寄存器中，我们可通过控制所以在双向移位寄存器中，我们可通过控制M的取的取值来完成左右移功能。在上例中，值来完成左右移功能。在上例中， M=1时，完成右移功能；时，
13、完成右移功能； M=0时，完成左移功能。时，完成左移功能。1.移位寄存器的逻辑功能：移位寄存器的逻辑功能： 既能寄存数码，又能在时钟脉冲的作用下使既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动数码向高位或向低位移动移位寄存器移位寄存器按移动方式分按移动方式分单向单向移位寄存器移位寄存器双向双向移位寄存器移位寄存器左左移位寄存器移位寄存器右右移位寄存器移位寄存器2. 移位寄存器的逻辑功能分类移位寄存器的逻辑功能分类实现数码串实现数码串并行转换并行转换 通常信息在线路上的传递是串行传送，而终通常信息在线路上的传递是串行传送，而终端的输入或输出往往是并行的，因而需对信号进行端的输入或输
14、出往往是并行的，因而需对信号进行 串串并行转换并行转换或或并并串转换串转换。 移位寄存器的应用移位寄存器的应用并入并出、并入串出、串入并出、串入串出并入并出、并入串出、串入并出、串入串出移位寄存器的应用移位寄存器的应用并入并出数据寄存并入并出数据寄存并入串出多位数据共信道传输并入串出多位数据共信道传输串入并出共信道传输数据接收串入并出共信道传输数据接收串入串出数字延迟串入串出数字延迟可变长度移位寄存器可变长度移位寄存器nA 、 串行转换成并行串行转换成并行n （5单位信息的串单位信息的串并转换电路）并转换电路） 组成组成：由两部分：由两部分: 5位右移移位寄存器位右移移位寄存器, 5个与门组成
15、的并行读出电路个与门组成的并行读出电路. 5单位信息单位信息：是由是由5位二进制数码组成一个信位二进制数码组成一个信 息的代码。息的代码。n并行读出脉冲必须在经过并行读出脉冲必须在经过5个移存脉冲后出个移存脉冲后出 现，并且和移存脉冲出现的时间错开。现，并且和移存脉冲出现的时间错开。1D CI 1D CI 1D CI 1D CI 1D CI 并行读出指令并行读出指令串行输入移存脉冲移存脉冲CPD5D4D3D2 D1Q1Q2Q3Q4Q511001分析：假设串行输入的数码为分析：假设串行输入的数码为10011（左边先入）（左边先入） 序号 Q1 Q2 Q3 Q4 Q5 0 1 1 2 0 1 3
16、0 0 1 4 1 0 0 1 5 1 1 0 0 1并行输出 1 1 0 0 1 串串并行转换状态表并行转换状态表 波形：波形： 并行输出脉冲移存脉冲Q1Q2Q3Q4Q5110011001B 并行转换为串行并行转换为串行（输入是并行，输出是串行）（输入是并行，输出是串行） 组成：组成： 右移移位寄存器和输入电路右移移位寄存器和输入电路 分析：分析：由于是由于是D触发器，有触发器，有Qn+1=D 由于由于D1=MD11=MD11，D2= 因此在移存脉冲作用下，状态转移方程为：因此在移存脉冲作用下，状态转移方程为： Q1n+1=MD11， Q2n+1=MD12 + Q1n Q3n+1=MD13
17、+ Q2n， Q4n+1=MD14 + Q3n Q5n+1=MD15 + Q4n 工作时工作时: (1)(1) RD首先清零，使所有触发器置首先清零，使所有触发器置0。 (2)(2)当并行取样脉冲当并行取样脉冲M=1时，在第一个移存脉冲时，在第一个移存脉冲 CP的作用下，输入信号的作用下，输入信号D11D15并行存入并行存入 到各级触发器中。到各级触发器中。 (3)(3)存入以后并行取样脉冲存入以后并行取样脉冲M=0，在移存的脉冲在移存的脉冲 CP的作用下，实行右移移存功能，从的作用下，实行右移移存功能，从Q5端输端输 出串行数码。出串行数码。假设假设 输入的输入的5位数码为位数码为11001
18、（Q1Q5），），第二组为第二组为10101。5单位数码并单位数码并串行转换状态转移表串行转换状态转移表 序号序号 Q1 Q2 Q3 Q4 Q5 0 0 0 0 0 0 1 1 1 0 0 1（并入）并入） 2 0 1 1 0 0串行输出串行输出 3 0 0 1 1 0 4 0 0 0 1 1 5 0 0 0 0 1 6 1 0 1 0 1（并入）并入）M=1M=1M=0 波形：波形：RDCP并行取样Q1Q2Q3Q4Q51100100 0111234567891010011 注：并行取样脉冲注：并行取样脉冲M与与移存脉冲之间有一定的关系。移存脉冲之间有一定的关系。 若输入信号的位数为若输入信号
19、的位数为N位，则由位，则由n级触发器构成移位寄存级触发器构成移位寄存器。器。 移存脉冲频率为移存脉冲频率为 ： fcp=n fm fcp为移存脉冲，为移存脉冲，fm并行取样脉冲频率，并行取样脉冲频率， M的的脉冲宽度应比脉冲宽度应比CP脉冲的宽。脉冲的宽。 移位寄存器用于脉冲节拍延迟。移位寄存器用于脉冲节拍延迟。 输入信号经过输入信号经过n级移位寄存器后才到达输出端，因此级移位寄存器后才到达输出端，因此 输出信号比输入信号延迟了输出信号比输入信号延迟了n个移存脉冲周期，这样个移存脉冲周期，这样 就起到了节拍延迟的作用。延迟周期：就起到了节拍延迟的作用。延迟周期：td=ntcp。还可构成计数分频
20、电路。还可构成计数分频电路。3 集成移位寄存器集成移位寄存器 集成集成74LS195 首先看一下首先看一下195 内部电路构成（内部电路构成（189页）页） 及外部端口的作用。及外部端口的作用。 CR为为异步清异步清0端端 J，K为为 串行数据输入端串行数据输入端 D0，D1，D2，D3为为并行数据输入端并行数据输入端。 SH/LD 为为 移位移位/置入控制置入控制 端端 分析：分析： 根据根据D触发器的状态方程和激励函数，有触发器的状态方程和激励函数，有Q0n+1=SH/LD D0+SH/LD（JQ0n+KQ0n） Q1n+1=SH/LD D1+SH/LDQ0n Q2n+1=SH/LD D2
21、+SH/LDQ1n Q3n+1=SH/LD D3+SH/LDQ2n 当当SH/LD=0时，即置入功能时，有时，即置入功能时，有 Q0n+1=D0 Q1n+1=D1 Q2n+1=D2 Q3n+1=D3 若若SH/LD=1，即右移功能时，有即右移功能时，有 Q0n+1=J Q+K Q0n Q1n+1=Q0n Q2n+1=Q1n Q3n+1=Q2n 74LS195的逻辑符号（书上的逻辑符号（书上190图图6214）74LS195的功能表的功能表 集成移位寄存器集成移位寄存器74LS195的应用的应用 a 串行串行并行转换并行转换 下图所示为下图所示为7位串行位串行-并行转换器并行转换器 J K D0
22、 D1 D2 D3SH/LD CR Q0 Q1 Q2 Q3 Q3 J K D0 D1 D2 D3SH/LD CR Q0 Q1 Q2 Q3 Q3 串输入行DI01 Q0 Q1 Q2 Q3 Q4 Q5 Q6 CR CP并行输出电路结构分析：电路结构分析： 串行输入数据串行输入数据DI加到加到片片的的J，K和和D0端。端。 片片的的D1端端接接0，作为，作为标志码标志码，片，片其余其余 的的D2，D3接接1。 片片的串行数据输入端的串行数据输入端J， K接片接片的的Q3。 片片的输入端的输入端D0D3均接均接1。片。片的的Q3输出作输出作 片片和片和片的的SH/LD输入。输入。工作过程：工作过程：
23、器件通过器件通过CR清清0，使所有，使所有Q输出均为输出均为0， 包括片包括片的的Q3=0。由于此时片由于此时片Q3=0，使片使片，片，片的的SH/LD 均为均为0，在第一个，在第一个CP上升沿到达时，两芯片均上升沿到达时，两芯片均 执行执行并行置入并行置入功能，使转换器总输出功能，使转换器总输出 “Q0Q6”=“D0 011111”由于片由于片Q3=1，使，使SH/LD=1，在下一个在下一个CP 上升沿到达时，执行右移寄存功能。使串行数上升沿到达时，执行右移寄存功能。使串行数 数据的数据的D1移入寄存器，使总输出移入寄存器，使总输出 “D0D6”= “D1D0 01111”。 在在CP上升沿
24、作用下，由于片上升沿作用下，由于片Q3=1，使电路使电路 继续执行右移移位功能，串行输入数据逐个存继续执行右移移位功能，串行输入数据逐个存 入到移位寄存器，直到入到移位寄存器，直到“Q0Q6”=“D6D0”。 这时标志码这时标志码0移到了片移到了片的的Q3，使，使SH/LD=0， 在下一在下一CP上升沿到达时，执行又一次的并行上升沿到达时，执行又一次的并行置入置入 功能，开始新的一组功能，开始新的一组7位数码的串位数码的串并开始。并开始。并行并行串行转换器串行转换器（书上页）（书上页）工作过程：工作过程：在在启动脉冲启动脉冲和时钟和时钟作用下，执行并作用下，执行并行置入功能。片行置入功能。片。
25、启动脉冲消失，在作用下，由于标志位启动脉冲消失，在作用下，由于标志位的存在，使门输出为，使得的存在，使门输出为，使得，执行右移移位寄存功能。，执行右移移位寄存功能。以后在移存脉冲作用，并行输入数据由片以后在移存脉冲作用，并行输入数据由片的的逐位串行输出，同时又不断地将片逐位串行输出，同时又不断地将片的串的串 行输入端，的数据移位寄存到寄存器。行输入端，的数据移位寄存到寄存器。第个时：第个时：串出数据 (Q3) 当第个脉冲到达后，片当第个脉冲到达后，片的的 ，片，片，的的 其余其余 输入端均为，门的输入全为输入端均为，门的输入全为 ，使，使 。 标志着这一组位并行输入数据转换结标志着这一组位并行
26、输入数据转换结 束。同时在下一时钟作用下，执行下一组束。同时在下一时钟作用下，执行下一组 位数据的并行置入，进行下一组并行数据的位数据的并行置入，进行下一组并行数据的 并并串转换。串转换。74LS194的功能表的功能表 0018L00117H10116001015111014D0D1D2D3D0D1D2D31113非上非上升沿升沿12000001D0D1D2D3右移右移DSR左移左移DSLMBMAQ0Q1Q2Q3并行并行输入入时钟脉冲脉冲CP串行串行输入入控制信号控制信号输 出出输 入入清清零零RD序序号号异步清零异步清零 同步置数同步置数低位向高位移动低位向高位移动(右移右移)高位向低位移动
27、高位向低位移动(左移左移)保持保持 按移存规律构成的任意模值计数分频按移存规律构成的任意模值计数分频器称为移存型计数器。常用的移存型器称为移存型计数器。常用的移存型计数器有计数器有 环形计数器环形计数器和和扭环计数器扭环计数器。用集成移位寄存器实现任意模值用集成移位寄存器实现任意模值 的计数分频的计数分频移位寄存器构成的同步移位计数器移位寄存器构成的同步移位计数器 1. 环形计数器环形计数器 环形计数器的特点：环形计数器的特点： 电路简单，电路简单，N位移位寄存器可以计位移位寄存器可以计N个数，实现模个数，实现模N计数器。状态计数器。状态为为1的输出端的序号等于计数脉冲的个数，通常不需要译码电
28、路。的输出端的序号等于计数脉冲的个数，通常不需要译码电路。3Q00001Q0010Q1Q0100210001、环形计数器、环形计数器例例1 1：用：用CT1195CT1195构成构成M=4 M=4 的环形计数器。的环形计数器。 态序表态序表 移位寄存器构成的移位计数器移位寄存器构成的移位计数器1. 环形计数器环形计数器3Q00001Q0010Q1Q0100210000011011011001001011111101101101110100000111101011、 环形计数器环形计数器1.1.电电路路除除了了有有效效计计数数循循环环外外，还还有有五五个个无效循环；无效循环；2.2.不能自启动不
29、能自启动; ;3. 工工作作时时首首先先在在SH/LD加加启启动动信信号号进进行行预置预置.1、 环形计数器环形计数器1. 连接方法：连接方法：将将移移位位寄寄存存器器的的最最后后一一级级输输出出Q反反馈馈到到第第一一级级的、的、K输入端；输入端；2. 判断触发器个数判断触发器个数n ：计数器的模为计数器的模为(n为所需移位寄存器的位为所需移位寄存器的位数数)2扭环形计数器扭环形计数器为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。 一一般般来来说说，N位位移移位位寄寄存存器器可可以以组组成成模模2N的的扭扭环环形形计计数数器器，
30、只只需需将将末级输出反相后，接到串行输入端。末级输出反相后，接到串行输入端。01011001001001001011101001101101Q000110001QQ00003011002Q0011111001111111移位寄存器构成的移位计数器移位寄存器构成的移位计数器2 、 扭环形计数器扭环形计数器例例1 1： M=8 M=8 的的 扭环形计数器。扭环形计数器。 态序表态序表 Q0 Q1 Q2 Q 3 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1移位寄存器构成的移位计数器移位寄存器构成的移位计数器1. 1.
31、电路除了有效计数循环外，还有一个电路除了有效计数循环外，还有一个无效循环无效循环; ;2. 2. 不能自启动不能自启动; ;3. 工作时首先在工作时首先在R加启动信号进行清零加启动信号进行清零.2、 扭环形计数器扭环形计数器1. 连接方法：连接方法：将将移移位位寄寄存存器器的的最最后后一一级级输输出出Q经经反反相相器器后后反反馈到第一级的、馈到第一级的、K输入端输入端;2. 判断触发器个数判断触发器个数n ：计数器的模为计数器的模为2n (n为移位寄存器的位数为移位寄存器的位数)2、 扭环形计数器扭环形计数器3移位计数器的设计移位计数器的设计移位计数器必定存在非工作循环移位计数器必定存在非工作
32、循环无无论论环环形形或或扭扭环环形形移移位位计计数数器器，自自启启动动电路设计均只改变第一级输入端电路设计均只改变第一级输入端01011001001001001011101001101101Q000110001QQ00003011002Q0011111001111111移移位位计计数数器器的的设设计计主主要要是是自自启启动动设设计计：选选定定工工作作循循环环并并使使移移位位计计数数器器自自动动工工作作于工作循环中于工作循环中可以选择的自启动方案分别是：可以选择的自启动方案分别是：例例6-12：应用：应用4位移位寄存器位移位寄存器74195 ， 实现模实现模12同步计数。同步计数。 小结：用小结
33、：用74195构成其余不同模值时，结构构成其余不同模值时，结构 不变，只需改变不变，只需改变 并行输入数据即可。并行输入数据即可。例：应用移位寄存器和译码器可以构成例：应用移位寄存器和译码器可以构成程序计数分频器。程序计数分频器。任意模计数的实现方式一般性讨论同步计数器：控制各级的T端异步计数器：控制各级的CP端移位计数器：控制第一级的移入输入端基于触发器设计，可以对相应端进行操作反馈置数法反馈清零法具有置数或清零端的触发器、集成计数器本章小结 本章主要讨论了几种常用的时序模块，如本章主要讨论了几种常用的时序模块，如寄存器、移位寄存器寄存器、移位寄存器计数器计数器等。等。 移位寄存器分为左移、右移及双向移动等。移位寄存器分为左移、右移及双向移动等。 计数器可分为同步、异步两种；同步计数计数器可分为同步、异步两种；同步计数器的工作频率高，异步计数器的电路简单。器的工作频率高，异步计数器的电路简单。本章重点难点重点：重点：1. 会识别中规模时序模块的功能；会识别中规模时序模块的功能；2. 熟悉其功能扩展；熟悉其功能扩展；3. 具备应用时序模块及组合模块构成给定逻辑功能电具备应用时序模块及组合模块构成给定逻辑功能电路的能力。路的能力。难点：难点：灵活运用模块设计复杂逻辑功能电路。灵活运用模块设计复杂逻辑功能电路。
