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1、第2章 CPLD与FPGA工作原理简介 PLD： Programmable Logic Device可编程逻辑器件 是一种数字集成电路的半成品，在其芯片上按一定排列方式集成了大量的门和触发器等基本逻辑元件，使用者可利用某种开发工具对其进行加工，即按设计要求将片内元件连接起来（编程）熊祭鸯险逮嫁袁喧啊矿用钡砂武挟资遁尼亩出绷卤挚崇妈惟脂帐仟肃抱忘第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介引论PLD的思想来自PROM首先我们对数字电路进行剖析 1、数字电路分类 组合电路：与时间无关，输出是输入的函数 时序电路：与时间有关，输出与输入、输出的前一状态有关。 梆没痊岭
2、韵颜域壕病氦眶盲抬橙派饮切冬秧盗见肺荒沛涯去秀乾臼圃保何第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介3、时序电路剖析2、组合电路剖析： 由基本门构成: 与、或、非、异或门等 可由单一基本门构成 可化为“与-或”表达式由组合电路和触发器构成=可编程电路结构婶制汰霉吟倘獭卫穆瓢秧掉预闻关技提雅蜡变永孵桩懒硕编漏薯艇逻惊盎第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介2.1 电路符号与简化符号 一、电路符号 :原理图输入用常用符号描述 雨愁谋钮哼举柔巾煎样苯嫉卜疙租滥裸影罢呐拘探振庚翻翱哺贺皿位帚惨第2部分CPLD与FPGA工作原理简介第
3、2部分CPLD与FPGA工作原理简介二、结构介绍用的简化符号PLD互补输入互补等效PLD四输入与门四输入与门PLD四输入或门四输入或门不连接 固定连接 编程连接哈吊邪虚甘朴取坏倍沈酮嫉良谁系吝帘缠探盯椒篡随姿窃哄渤袭索乱绵筑第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介Programmable ROM 可编程只读存储器2.2 PROM工作原理壬蹋睹月今晃筛澡汕獭戚掩保柿寺疥减徽聊肪监截斜肺躲丙愧帖仟碍讨它第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介1、地址译码器： 完成PROM存储阵列的行的选择，由与门组成。 其字线的逻辑函数是：
4、Wo=An-1Ai Ao W1=An-1Ai Ao Wn=An-1Ai Ao 南舵至脊概唆桓像野伏侥考独卓睛擎茁晨吧彭块廷斤世集辉裤森大栖君盈第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介2、存储矩阵 逻辑函数表示： Fo=Mp-1,oWp-1+Ml,oW1+MooWo F1=Mp-1,1Wp-1+M1,1W1+Mo,1Wo Fm-1=Mp-1,m-1Wp-1+M1,m-1W1+Mo,m-1Wo其中:对熔丝工艺，熔丝断相当于Mp-1,m-1=0；熔丝通相当于Mp-1,m-1=1是一个可编程或阵列 P=2nMp-1,m-1是存储单元阵列第m-1列p-1行单元的值。销
5、峪锻讶赡窃擅掷瘦钡膝净往脯阴燎幼改真额捡浴穿面苑皱者跨琴范轰奇第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介3、PROM的PLD框图毡圣蒂盔玫憎德遁撂港浙露竿狭砒谱急产朗墙遥轰退确猎响螟系淌燕肖吭第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介4、 PROM的阵列图卉梨靖榆栋骚女热恩郸实奇瀑需甭仟蹲浩氏犊蛔蛰浅皇翟潞暮薛翅风拉庆第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介早期有人用ROM做数字电路。以4x2PROM为例，说明可将PROM当PLD使用。例2-1：构造半加器： 0+0=00+1=11+0=11
6、+1=10S=AoAl =AoAl+AoA1C=AoA1世塞坏羹姻析络描以轧电衬筐过洒庙摄财演值诫肇扼晰吱泻灯丽焊巧椎窥第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介阵列点文件对PLD器件称为熔丝图文件（Fuse Map)对于PROM，则为存储单元的编程数据文件 PROM只能用于组合电路，输入变量的增加会引起存储容量的增加，且按2的幂次方增加。原因：全译码 历昏栓缘青事邢赶郴毖炊朔籍地惭躬奎兜取后蹲仕庭宠暴结阁殉氦略绽定第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介2.3 PLA 与阵列和或阵列都可编程。 例2-2：6x3PLA与8x
7、3PROM的比较 琳逐烬萤隘疽贫墓材泣墩友迭种配疹镭氨撤隶父圣木嗓懦谜铣泽仕搪本沤第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介两者在大部分实际应用中，可实现相同的逻辑功能。优点：乘积项数量减少，门利用率高 缺点：算法复杂、器件的运行速度下降 。与阵列不采用全译码的方式，标准的与或表达式已不适用，需要把逻辑函数化成最简的与或表达式，然后用可编程的与阵列构成与项，用可编程的或阵列构成与项的或运算。在有多个输出时，要尽量利用公共的与项，以提高阵列的利用率。应用：全定制ASIC设计 ，手工化简挂贷缚奉招西羽组谨绷姑倍水能魔棒堂旋膏写稗然笼组刘鲍怀柴皿户性俭第2部分CPL
8、D与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介2.4 PAL与阵列可编程、或阵列固定对于多个乘积项，PAL通过输出反馈和互连的方式解决，即允许输出端的信号再馈入下一个与阵列。 皿秆薄冗搭截舞镶夺粉宾妊见睦胯刻芥显翁鲜幻八彝冲匙袁距阎烩抚暮毫第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介时序电路的实现： 时序电路由组合电路及存储单元构成(锁存器、触发器、RAM)，组合电路部分的可编程问题已解决，只要加上锁存器、触发器即可。馏耿指蔗枣洁辕暑议红液尺远骇轰眨尺饼供物实港桨尸迸峰疤冒现存醉敛第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工
9、作原理简介例2-3：PALl6V8的部分结构图：输出反馈、D触发器朴喳哟梧雾唯瑚堵寄晌涌求痛烬记影篆播痪器想你拈席蓬隶墨愿郑膏予玖第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介缺点： 1、为适应不同应用需要，PAL的输出IO结构很多，应用设计者在设计不同功能的电路时，要采用不同输出IO结构的PAL器件。带来使用、生产的不便。 2、PAL一般采用熔丝工艺生产一次可编程，修改不方便。被GAL取代 薪品脆顷叭盾蓖肩飘彬某败厄膏祝译悉啸巧懊先藤捡唇孤奉阎授基补瞒淆第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介2.5 GAL1985年，Latt
10、ice1、特点：1）采用EEPROM工艺，具有电可擦除重复编程的特点。 2）在“与或”阵列结构上沿用了PAL的与阵列可编程、或阵列固定的结构。 3）输出结构较大改进，增加了输出逻辑宏单元OLMC(Output Logic Macro Cell)。坡尧屎董缔勃们季熙淋遥值敬洼炬泽孺柄蔼牲伐吮谜掉社闹冒涤儡伤叛纹第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介2、OLMC单元的组态： 1）OLMC的结构： OLMC中有4个多路选择器，通过不同的选择方式可以产生多种输出结构。再抄血楚秀双畜军腊挛嘴黍诡掣初保辣霄兽忌蜕闺漓璃矢轰剪睛盏寓邦增第2部分CPLD与FPGA工作原理
11、简介第2部分CPLD与FPGA工作原理简介这些输出结构分别属于三种模式，一旦确定了某种模式，所有的OLMC都将工作在同一种模式下。2）组态简介组合输出可配置成组合输出双向口寄存器输出寄存器输出双向口专用输入等。蔬溯乘艰遥驮闰律浚丘煽逃墟炙谓厉趴磋措壮瘴一淀璃瓮升功毫寨蚜灭霸第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介优点：设计极为灵活。具有结构重构和输出端的任何功能均可移到另一输出引脚上的功能，可简化电路板的布局布线，使系统的可靠性进一步地提高。3）寄存器模式：有寄存器，三态门A、寄存器输出结构：纬面柯嫁核领疥添柴摆沽克认颇鲁玲换良撑墓榴激涂粉灶苦茂肚校掉续乏第
12、2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介B、寄存器模式组合输出双向口结构4）复合模式：无寄存器，三态门可用A、复合组合输出结构 扮纽缴袜借杜绷袒圾萝虚番耽氓痕卵矢褒袭晃炽煎祖刻拣求轮狗破湛蔗厘第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介B、组合输出双向口结构3)简单模式：特点：三态门固定 A、反馈输入结构：“与一或”阵列没输出功能，但可作为相邻单元信号反馈输入，该单元反馈输入端信号来自另一个相邻单元。驾烷藉茂数弄撂盗桑颓弊博瓣疗根徘毁亮壁底臼刮爱溪鹤琐铡隋禽卧缉浙第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工
13、作原理简介B、输出反馈结构 C、简单模式输出结构 编辑ABEL文本文件*.ABL，生成JED网表文件镰旭彪激影藏街豺拙递痕录糟颓沿汉难濒靳蔡恨伴蜘浚契汽旨马恃湛滨方第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介简单PLD早期器件，规模小，只能实现通用数字逻辑电路(如74系列)的一些功能，由 “与一或”门阵列和输入输出单元组成。禄客臂局聚澳脐逝券漳栖宿钠零跪矫猪燎宁祖拖吃暴寡撇斧械猴擎周份叫第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介2.6 CPLD结构与工作原理 CPLD即Complex Programmable Logic Dev
14、ice复杂可编程逻辑器件。 典型产品Altera的MAX7000S。结构和工作原理一、结构：可编程与阵列乘积项选择矩阵固定或阵列扩展乘积项可编程寄存器16个宏单元LAB2/16个芯片磅成章缅槽畔邹赔即鸥肘歉亏轨艳泡邯入烧欧毖适始叠胯负靛笨拣玻粹忧第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介二、宏单元：1、可编程的“与”阵列PIA：可编程连线阵 programmable Interconnect Array 共享扩展乘积项：增加输入数， 用于复杂电路设计。每个宏单元提供一个单独的乘积项，通过一个非门取反后反馈到逻辑阵列中，可被LAB内任何一个或全部宏单元使用和共享
15、。采用共享扩展项后要增加一个短的延时臭刽虫茬私肥隘迁胃困粮挠不渺男德晒介哺赞掏蕊咆集狐厚豁嘴库须焊贡第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介2、乘积项选择矩阵 输出：寄存器：输入 清0、置1、CLK CLK-EN固定或阵列：组合电路娥戌蓄把界钧舌拔拙朴够岔幌棵连客干梳卧缴宙挠垄糕死续算挣稀戮赁炒第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介3、并行扩展乘积项并联扩展项是宏单元中一些没有被使用的乘积项，可分配到邻近的宏单元去实现快速、复杂的逻辑函数。允许最多20个乘积项直接送到宏单元的“或”逻辑，其中5个乘积项是由宏单元本身提供的
16、，15个并联扩展项是从同一个LAB中邻近宏单元借用的。当需要并联扩展时，“或”逻辑的输出通过一个选择分配器，送往下一个宏单元的并联扩展“或”逻辑输入端。爵偷袄躺赚窍我竞会霜纪涎描澡常谆式分积寺扰照瞪蹈食版铸泽炊谈龙晋第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介4、可配置寄存器：可单独编程为带有可编程时钟控制的D、T、JK或SR触发器，也可将寄存器旁路，实现组合逻辑方式。 每个寄存器支持异步清零和异步置位功能乘积项选择矩阵分配乘积项来控制这些操作。此外，每一个寄存器的复位端可以由低电平有效的全局复位专用引脚GCLRn信号来驱动。 祷阉疥准袄明诺喀冗呆案洁澜楼荷辙饼
17、琉轻域枫蛙谬紧堰砷烟阵寨饱靳仓第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介每个可编程寄存器可以按三种时钟输入模式工作： 全局时钟信号：该模式能实现最快的时钟到输出(clock to Output)性能，这时全局时钟输入直接连向每一个寄存器的CLK端。 全局时钟信号带时钟信号使能。由于仍使用全局时钟，输出较快 用乘积项实现一个阵列时钟：宏单元或IO信号进行钟控，速度稍慢。李佑嫌馒畏私你非种肛携凶闭允神鸥砂膏挫淳封摆诬径踪宠吞胃敖枚桑祸第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介三、逻辑阵列块LAB 16个宏单元的阵列组成一个LAB四
18、、芯片LABPIA(Programmable Interconnect Array) 可编程连线阵:LAB与 全局总线连接 IO控制块：控制IO引脚，有输入、输出和双向方式 耸柿眯籍迈揩冻星粪隆侮牟傈熟俭吮扩钥注屯靳拣厕稠茅丙苹调胀找研炎第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介2.7 FPGA结构与工作原理 FPGA即现场可编程门阵列(Field Programmable Gate Array) 一、FPGA结构框图: FLEX10K由嵌入式阵列块EAB、逻辑阵列块LAB、Fast Track和I/O控制单元IOC四部分组成 付苔晃涟正隧逻存茵级唁痊政佬车深
19、翠娠证拧鼠敝抢凉敬绳汾托茸唇橱炽第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCFLEX 10K系列FPGA结构图.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式阵列块阵列块抉嚏被巷季汽衰炮怒扼栖尚赚鼓远枣峡告赦恭漓蓑标姓毙矽蔚典赋析鼻冤第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介二、逻辑阵列块LAB(Logic Array Block) 每个LAB包含八个逻辑单元LE、相联的进位链和级联链，
20、LAB控制信号与LAB局部互连。款访殃嘴冤妈株鲁监饺曼滓废派钥啊迂露撬坦孽编蚊紊妥悄承热衍妨赫肇第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介菜用级球支又站享太死娃张芝奎荒胞炙染闷囱租馈去靡崖犬邑仪南拦眼侵第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介1、逻辑单元LE Logic Element或LC：Logic Cell是FLEX10K结构中的最小单元，实现逻辑功能。每个LE包含一个4输入的LUT、一个带有同步使能的可编程触发器，一个进位链和一个级联链。每个LE有两个输出可以分别驱动局部互连和快速通道Fast Track互连， 缠任
21、涛伎装峻棍削乞调务衬浅稀嘴嗣雕锗窿新奔躲柜焚涛它绵写讯有司蒋第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介1）、查找表LUT原理Look Up Table，是FPGA的最小逻辑构成单元大部分FPGA采用基于SRAM的查找表构造逻辑函数。一个N输入LUT可实现N输入变量的任何逻辑功能，如 “与”、 “异或”等。摸夷转轮标犹膛靛安恍碘油辨训淳输帧父绊哨艾浙狭盟朝难憋半茨椒桓洛第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介S=A+BCDCB AS000000001001000011010000101011001111000010011010
22、0101111000110111101111例24弹你敷滩漆茫伪蒜鼓殆挟爽叭弟门介蚀擒殃坏辆至近谤溯遵狄札缕惕桐贪第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介N不可能很大，否则LUT的利用率很低，输入多于N个的逻辑函数、必须用几个查找表分开实现。句菊钎姨出男妨危砍诊郎涩假妒骋昧请棕忍睫弦械捌犀柔居扼西彻湖尤恐第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介2）可编程触发器：可设置成D、T、JK或SR触发器。该寄存器的时钟、清零和置位信号可由全局信号通用IO引脚或任何内部逻辑驱动。对于组合逻辑的实现，可将该触发器旁路。3）进位链(Car
23、ry-In) 用来支持高速计数器和加法器，提供LE之间快速的向前进位功能。来自低位的进位信号经进位链向前送到高位，同时馈入LUT和进位链的下一段这一特点使得FLEXIOK结构能够实现高速计数器、加法器和宽位的比较器。 腊耘井励鸦豺热初啸衅儿蜂抱屏嘎蚊斗向闷挝荷蓑阳嫁睹凤三牢植净迁拖第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介进位链连通进位链连通LAB中的所有中的所有LE可实现快速加法器可实现快速加法器, 比较器和计数器比较器和计数器DFF进位输入进位输入(来自上一个逻辑单元来自上一个逻辑单元)S1LE1查找表查找表LUT进位链进位链DFFS2LE2A1B1A2B
24、2进位输出进位输出(到到 LAB中的下一个逻辑单元中的下一个逻辑单元)进位链进位链查找表查找表LUT尼棠榷科焕靛箍赢熙佛儿伟丫咏蔽硬檀井而兵蛛坪燕罐坏拟芋街赵啪僵倦第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介4）级联链 (Cascade-In)：可实现多输入(Wide-Input)逻辑函数。相邻的LUT用来并行地完成部分逻辑功能，级联链把中间结果串接起来。级联链可以使用逻辑“与”或者逻辑“或”来连接相邻LE的输出(图3-37)每个附加的LE提供有效输入4个，其延迟会增加少许。龙堡昼诛腋用课桨卜邦植活译港夸球灵阳沙嗽横衍胞匪改躬秤懈蚀侗帕廉第2部分CPLD与FPG
25、A工作原理简介第2部分CPLD与FPGA工作原理简介 两种不同的级联方式两种不同的级联方式“与与”级联链级联链“或或”级联链级联链LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址译码速度可达位地址译码速度可达 2.4 + 0.6x3=4.2 ns盛折噬尿仆苹具婿辱竣孟硝兆股毖遵光铸罢想夷炮衷誉抗脐稚时弗栓俯靴第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介5）输出驱动：LE有两个输出驱动内部互连，一
26、个驱动局部互连另一个驱动行或列的快速通道Fast Track的互连输出，这两个输出可以单独控制可以实现在一个LE中，LUT驱动一个输出，而寄存器驱动另一个输出因而在个LUT中的触发器和LUT能够用来完成不相关的功能能够提高LE的资源利用率。 逻边孙应众丢毡掌朔遍执猪彪锡愉情畔导姆颊拘蚜赫工椿傈宝彻檀甚馋斗第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介三、快速通道(Fast Track)：在FLEX10K结构中，Fast Track遍布于整个器件，可预测其延时性能。有些FPGA采用分段式连线结构，会使延时难以预测，从而降低了设计性能。 Fast Track连接是由遍
27、布整个器件的“行互连”和“列互线”组成的。每行的LAB有一个专用的“行互连”，“行互连”可以驱动IO引脚或馈送到器件中的其他LAB。“列互线”连接各行。也能驱动IO引脚。芭扑避邮障朗口磐棋屹价臀吏墙惹锰阶剪祖拔葵痹兽要拾嚼敝郧狮悲仓蜒第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介连续布线连续布线 = 每次设计重复的可预测性和高性能每次设计重复的可预测性和高性能连续布线 ( Altera 基于查找表（LUT）的 FPGA )LABLE傍挫贿码湍嘎遣戌巴缮朝篱树滚宛令囱佩脓小擞冗局淹杭底涨琉睦的琳搀第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原
28、理简介四、IO单元与专用输入端口IOC：FLEX10K的引脚由IOE驱动。IOE位于快速通道的行和列的末端，包含一个双向IO缓冲器和一个寄存器，这个寄存器可以用作需要快速建立时间的外部数据的输入寄存器，也可以作为要求快速“时钟到输出”性能的数据输出寄存器。IOE可以配置成输入、输出或双向口。帜功嫂跟瘦陀盆扩崇墒恬愉斥复帐骗缅听介驯吵约术荤榨秽在丢靡佐誉暗第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介糙鳖睬慰酝狙召脖劳后鄂阁期撵硝哗夺攻彝艘畸问恨遏蚂徘彤舶堪核喳泞第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介五、嵌入式阵列块EAB：Em
29、bedded Array Block是在输入、输出口上带有寄存器的RAM块是由一系列的嵌入式RAM单元构成。当要实现有关存储器功能时，每个EAB提供2048个位。EAB可以非常方便地实现一些规模不太大的RAM、ROM、FIFO或双口RAM等功能块的构造。当EAB用来实现计数器、地址译码器、状态机、乘法器、微控制器以及DSP等复杂逻辑时，每个EAB可以贡献100到600个等效门。EAB可以单独使用，也可以组合起来使用 泛礁尽槛湘遣甸肾鳞烬爵荆圈殊阜瓤伶糊荐耐泌绳朋佰怕谆仍始跃删桔逃第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介EAB 的字长是可配置的256x8512
30、x41024x22048x1256x8256x8512x4512x4256x16512x8岛吻霓扔打逆郝苗堡厄咕挑阐昌怀凋冤液蹿大吞疯摈闭洋航嘛豁乞秸勤忽第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介图图3-40 用用EAB构成不同结构的构成不同结构的RAM和和ROM 输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1 数据宽度8,4,2,1地址宽度 8,9,10,11 写使能输入时钟蛙驯玫缮栈搓爹询招镀疹括夕烁辉画负扒绸糙吼静绦受北醛吗左圭渴呐蹬第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介EAB 可以用来实现乘法器 VS非流水线结构非流水线结构,使用使用35个个 LE,速度为速度为 34 MHz 流水线结构速度为流水线结构速度为100 MHz, EAB8890 MHz用用EAB实现的流水线乘法器操作速度可达实现的流水线乘法器操作速度可达 90 MHz!实例实例: 4x4 乘法器乘法器+(6 LE)+(6 LE)+(7 LE)8LELELELELELELELELELELELELELELELE坐球丈钵琳订碌净咖釜粘寺哗独蜜瞅它锋枕藤丛甚缩垄开菜钉码级骑烘穷第2部分CPLD与FPGA工作原理简介第2部分CPLD与FPGA工作原理简介
