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1、集成电路设计基础集成电路设计基础第七章第七章 集成电路版图设计集成电路版图设计华南理工大学华南理工大学华南理工大学华南理工大学 电子与信息学院电子与信息学院电子与信息学院电子与信息学院广州集成电路设计中心广州集成电路设计中心广州集成电路设计中心广州集成电路设计中心殷瑞祥殷瑞祥殷瑞祥殷瑞祥 教授教授教授教授版图设计版图设计概述概述版版图图(Layout)是集成是集成电电路路设计设计者将者将设计设计并模并模拟优拟优化后的化后的电电路路转转化化成的一系列几何成的一系列几何图图形，包含了集成形，包含了集成电电路尺寸大小、各路尺寸大小、各层层拓扑定拓扑定义义等有关器件的所有物理信息。等有关器件的所有物理
2、信息。集成集成电电路制造厂家根据路制造厂家根据 版版图图 来制造掩膜。版来制造掩膜。版图图的的设计设计有特定的有特定的规则规则，这这些些规则规则是集成是集成电电路制造厂家根据自己的工路制造厂家根据自己的工艺艺特点而制特点而制定的。不同的工定的。不同的工艺艺，有不同的，有不同的设计规则设计规则。设计设计者只有得到了厂家提供的者只有得到了厂家提供的规则规则以后，才能开始以后，才能开始设计设计。版版图图在在设计设计的的过过程中要程中要进进行定期的行定期的检查检查，避免，避免错误错误的的积积累而累而导导致致难难以修改。以修改。很多集成很多集成电电路的路的设计软设计软件都有件都有设计设计版版图图的功能，
3、的功能，Cadence 的的Virtuoso的版的版图设计软图设计软件帮助件帮助设计设计者在者在图图形方式下形方式下绘绘制版制版图图。版图设计流程版图设计流程版图设计流程版图设计流程设计规则检查设计规则检查DRCDesign Rule Check电气规则检查电气规则检查ERCElectrical Rule Check版图与线路图比较程版图与线路图比较程序序Layout Versus Schematic（LVS）版图寄生参数提取版图寄生参数提取LPELayout Parameter Extraction寄生电阻提取寄生电阻提取PREParasitic Resistance Extraction4
4、7.1工艺流程定义工艺流程定义7.2 版图版图几何设计规则几何设计规则7.3 图元图元7.4 电学设计规则电学设计规则7.5 布线规则布线规则7.6版图设计版图设计7.7 版图检查版图检查7.8 版图数据提交版图数据提交第第7章章 版图设计版图设计选择工艺流程需要考虑的因素选择工艺流程需要考虑的因素选择工艺流程需要考虑的因素选择工艺流程需要考虑的因素选择某一家公司的某一工某一家公司的某一工艺来来实现我我们所所设计的的IC，除了，除了Design Rules外尚会包含下列外尚会包含下列资料。料。1. 工工艺参数参数：如每一：如每一层的厚度，深度的厚度，深度等。等。2. 工工艺流程流程：如每一步：
5、如每一步骤所需的所需的时间。3. 设计指指导 (Design guide)：如告：如告诉你如何加你如何加contact，如何用，如何用library，如何用避免，如何用避免Latch Up等等4. SPICE Parameters：SPICE的参数。一般的参数。一般还有分是那一种有分是那一种 SPICE的参数。的参数。这些参数大致分些参数大致分为 (1) 基本基本 (Typical)；(2) 最最快快 (Fast) 及及 (3) 最慢最慢 (Slow)。5. Package：可用的包装及：可用的包装及Pin Count。6. Area：每一个：每一个Die的最大容的最大容许面面积。7. Tes
6、ting：测试方法方法8. 其它其它：如温度系数，片：如温度系数，片电阻阻 (Sheet resistance) 系数，系数，Tape out的流程的流程等。等。7.1 7.1 工艺流程定义工艺流程定义工艺流程定义工艺流程定义设计规则是以晶是以晶圆厂厂实际制造制造过程程为基准，基准，经过实际验证过的一整套参数，是的一整套参数，是进行版行版图设计必必须遵守的遵守的规则，版，版图设计是否符合是否符合设计规则是流片是否成功的一个关是流片是否成功的一个关键。每一家公司的。每一家公司的Design Rules并不相同，同一公司不同并不相同，同一公司不同Process其其Design Rules也会不相同
7、，即使是同一公司同一也会不相同，即使是同一公司同一Process，其，其Design Rules也也会会Upgrade。以台湾半以台湾半导导体制造公司体制造公司(TSMC)的的0.35m CMOS工工艺为艺为例例，我我们给们给出从工出从工艺艺文件出文件出发发到到设计设计出版出版图图的途径。的途径。TSMC的的0.35m CMOS工工艺艺是是MOSIS 1998年以来提供服年以来提供服务务的深的深亚亚微米工微米工艺艺，以下，以下简简要介要介绍绍利用利用该该工工艺艺的技的技术术文件文件进进行行芯片芯片设计设计的流程。的流程。 TSMC的的0.35 m沟沟道道尺尺寸寸和和对对应应的的电电源源电电压压
8、、电电路路布布局局图图中金属布中金属布线层线层及其性能参数及其性能参数见见表。表。金属布线层及其性能参数金属布线层及其性能参数金属布线层及其性能参数金属布线层及其性能参数沟道长(m)金属布线层数多晶硅布线层数电源电压(V)W/L 阀值电压（V）31级环行振荡器频率(MHz)NMOSPMOS0.35323.30.6/0.400.54-0.77196.173.6/0.400.58-0.76MOSISMOSIS为为为为TSMC 0.35TSMC 0.35 mCMOSmCMOS工艺定义的全部工艺层工艺定义的全部工艺层工艺定义的全部工艺层工艺定义的全部工艺层层名层名层号层号(GDSII)对应的对应的CI
9、F名称名称说明说明Contact25CCC接触孔接触孔N_well42CWNN阱阱Active43CAA有源层有源层P_plus_select44CSPP型扩散型扩散N_plus_select45CSNN型扩散型扩散Poly46CPG多晶硅多晶硅Electrode56CEL第二层多晶硅第二层多晶硅Metal149CMF第一层金属第一层金属Via150CVA连接第一与第二层金属的接触孔连接第一与第二层金属的接触孔Metal251CMS第二层金属第二层金属Via261CVS连接第二与第三层金属的接触孔连接第二与第三层金属的接触孔Metal362CMT第三层金属第三层金属Glass52COG钝化玻璃
10、钝化玻璃新加坡新加坡新加坡新加坡Chartered Chartered 0.350.35 mCMOSmCMOS工艺定义的全部工艺层工艺定义的全部工艺层工艺定义的全部工艺层工艺定义的全部工艺层10nFeature size L=0.18umnVDD 1.8V/2.5VnDeep NWELL to reduce substrate noisenMIM capacitor(1fF/um2)nThick-top-metal for inductorn6 Metal 1 PolynPolycide resistor(7.5 Ohm/sq)nHigh N/P implant resistor(59 Ohm
11、/sq, 133 Ohm/sq)nM1-M5 (78 mOhm/sq) Thick-top-metal (18 mOhm/sq)0 0.18.18 m m 制程结构制程结构制程结构制程结构117.1工艺流程定义工艺流程定义7.2 版图版图几何设计规则几何设计规则7.3 图元图元7.4 电学设计规则电学设计规则7.5 布线规则布线规则7.6版图设计版图设计7.7 版图检查版图检查7.8 版图数据提交版图数据提交第第7章章 版图设计版图设计7 7.2.2 版图版图版图版图几何几何几何几何设计规则设计规则设计规则设计规则集集成成电路路的的制制造造必必然然受受到到工工艺技技术水水平平的的限限制制，受受
12、到到器器件件物物理理参参数数的的制制约，为了了保保证器器件件正正确确工工作作和和提提高高芯芯片片的的成成品品率率，要要求求设计者者在在版版图设计时遵遵循循一一定定的的设计规则，这些些设计规则直接由流片厂家提供。直接由流片厂家提供。设计规则（design rule）是版）是版图设计和工和工艺之之间的接口。的接口。设设计计规规则则主主要要包包括括各各层层的的最最小小宽宽度度、层层与与层层之之间间的的最最小小间间距等。距等。设计规则可可以以采采用用可可缩放放的的 -规则（最最小小尺尺寸寸用用 的的倍倍数数表表示）和固定的微米示）和固定的微米规则（最小尺寸用具体微米数（最小尺寸用具体微米数值给出）出）
13、1 1. . 最小宽度最小宽度最小宽度最小宽度( (minWidth)minWidth)在利用在利用DRC(设计规则检查)对版版图进行几何行几何规则检查时，对于于宽度低于度低于规则中指定的最小中指定的最小宽度的几何度的几何图形，形，计算机算机将将给出出错误提示。提示。最小最小宽度指封闭几何图形的内边之间的距离宽度指封闭几何图形的内边之间的距离TSMC_0.35TSMC_0.35 m CMOSm CMOS工艺中各版图层的线条最小宽度工艺中各版图层的线条最小宽度工艺中各版图层的线条最小宽度工艺中各版图层的线条最小宽度层层 (layer)最小最小宽宽度度(minWidth)单单位：位：lambda=
14、0.2 mN阱阱(N_well)12扩扩散散层层(P_plus_select/N_plus_select)2多晶硅多晶硅(Poly)2有源有源层层(Active)3接触孔接触孔(Contact)2*2(固定尺寸固定尺寸)第一第一层层金属金属(Metal1)3接触孔接触孔(Via1)2*2(固定尺寸固定尺寸)第二第二层层金属金属(Metal2)3第二第二层层多晶硅多晶硅(Electrode)3接触孔接触孔(Via2)2*2(固定尺寸固定尺寸)第三第三层层金属金属(Metal3)52 2. . 最小间距最小间距最小间距最小间距( (minSep)minSep)间距指各几何图形外边界之间的距离间距指
15、各几何图形外边界之间的距离TSMC_0.35TSMC_0.35 m CMOSm CMOS工艺版图各层图形之间的最小间隔工艺版图各层图形之间的最小间隔工艺版图各层图形之间的最小间隔工艺版图各层图形之间的最小间隔最小最小宽宽度度(minSep)单单位：位：lambda=0.2mN_wellActivePolyP_lplus_select/N_plus_selectContactMetal1Via1Metal2ElectrodeVia2Metal3N_well18Active63Poly13P_plus_select/N_plus_select32Contact223Metal13Via12223M
16、etal24Electrode2233Via223Metal31515151533. 3. 最小交叠最小交叠最小交叠最小交叠(min(min Overlap)Overlap)交迭有两种形式：交迭有两种形式：a)一几何图形内边界到另一图形的内边界长度一几何图形内边界到另一图形的内边界长度(overlap)b)一几何图形外边界到另一图形的内边界长度一几何图形外边界到另一图形的内边界长度(extension) X Y N_wellActivePolyP_lplus_select/N_plus_selectContactMetal1Via1Metal2ElectrodeVia2Metal3N_well
17、6ActivePoly2P_plus_select/N_plus_select2Contact1.51.51Metal11Via11Metal21Electrode22Via21Metal31Glass6TSMC_0.35TSMC_0.35 m CMOSm CMOS工艺版图各层图形之间最小交工艺版图各层图形之间最小交工艺版图各层图形之间最小交工艺版图各层图形之间最小交叠叠叠叠新加坡新加坡新加坡新加坡Chartered Chartered 0.350.35 mCMOSmCMOS工艺设计规则工艺设计规则工艺设计规则工艺设计规则1.an阱阱(well)n阱的最小宽度阱的最小宽度0.8u1.b阱与阱之
18、间的最小间距阱与阱之间的最小间距diff到到nwell的最小间距的最小间距(inside)0.2u(outside)1.1u1.dpdiff到到nwell的最小间距的最小间距(inside)1.1u(outside)0.35u1.ep mos 器件必须在器件必须在nwell内内2.a有源区（有源区（active）有源区的最小宽度有源区的最小宽度0.4u2.b有源区之间的最小间距有源区之间的最小间距0.6u3.a多晶硅（多晶硅（poly）多晶硅的最小宽度多晶硅的最小宽度0.35u3.b多晶硅间的最小间距多晶硅间的最小间距0.45u3.c多晶硅与有源区的最小间距多晶硅与有源区的最小间距0.2u3.
19、d多晶硅栅在场区上的最小露头多晶硅栅在场区上的最小露头0.45u3.e源、漏与栅的最小间距源、漏与栅的最小间距0.6u4.a引线孔（引线孔（contact） 引线孔的最大最小宽度引线孔的最大最小宽度0.40.4u4.b引线孔间的最小间距引线孔间的最小间距0.4u4.c多晶硅覆盖引线孔的最小间距多晶硅覆盖引线孔的最小间距0.15u4.dmetal1覆盖引线孔的最小间距覆盖引线孔的最小间距0.15u4.e引线孔到引线孔到gate间距间距0.3u4.fdiff覆盖引线孔的最小间距覆盖引线孔的最小间距0.15u5.a金属金属1（metal1）金属金属1的最小宽度的最小宽度0.45u5.b金属金属1间的
20、最小间距间的最小间距0.45u6.a金属金属2（metal2）金属金属2的最小宽度的最小宽度0.5u6.b金属金属2间的最小间距间的最小间距0.5u4. 4. 设计规则举例设计规则举例设计规则举例设计规则举例20图 多晶硅层相关设计规则的图形关系 217.1工艺流程定义工艺流程定义7.2 版图版图几何设计规则几何设计规则7.3 图元图元7.4 电学设计规则电学设计规则7.5 布线规则布线规则7.6版图设计版图设计7.7 版图检查版图检查7.8 版图数据提交版图数据提交第第7章章 版图设计版图设计8.3 8.3 图元图元图元图元电电路路所所涉涉及及的的每每一一种种元元件件都都是是由由一一套套掩掩
21、模模决决定定的的几几何何形形状状和一系列物理、化学和机械和一系列物理、化学和机械处处理理过过程的一个有机程的一个有机组组合。合。仅仅根据根据设计规则来来设计版版图，难难以入手以入手。对对版版图图设设计计者者来来讲讲，工工艺艺能能够够制制造造的的有有源源和和无无源源元元件件的的版版图应该图应该作作为为工工艺艺元件元件库库事先从工事先从工艺艺厂家得到。厂家得到。必要必要时时，设计设计者需要自己建立相者需要自己建立相应应的元件的元件库库。以以下下给给出出根根据据MOSIS提提供供的的TSMC 0.35 m CMOS工工艺艺文文件件设设计计的的几几种种关关键键元元件件，图图中中几几何何尺尺寸寸的的单单
22、位位都都是是lambda，对对于于0.35m工工艺艺，=0.2 m。1 1. . NMOS NMOS和和和和PMOSPMOS多多晶晶硅硅(Poly)形形成成MOS管管的的栅栅极极。N+扩扩散散和和有有源源区区(Active)共共同同形形成成N型型有有源源区区（NMOS），P+扩扩散散和和有有源源区区共共同同形形成成P型型有有源源区区（PMOS）。有有源源区区分分别别在在栅栅极极两两侧侧构构成成源源区区(S)和和漏漏区区(D)。源源区区和和漏漏区区又又分分别别通通过过接接触触孔孔(Contact)与与第第一一层层金属金属(Metal1)连连接构成源极和漏极。接构成源极和漏极。MOS管管 的的 可
23、可 变变 参参 数数 为为 ： 栅栅 长长 (gate_length)、 栅栅 宽宽(gate_width)和和栅栅指数指数(gates)。栅栅长长(gate_length)指指栅栅极极下下源源区区和和漏漏区区之之间间的的沟沟道道长长度度，最最小小值为值为2 lambda=0.4m。栅栅宽宽(gate_width)指指栅栅极极下下有有源源区区(沟沟道道)的的宽宽度度，最最小小栅栅宽宽为为3 lambda=0.6m。栅栅指数指数(gates)指指栅栅极的个数极的个数。NMOS NMOS 俯视图俯视图俯视图俯视图PMOS PMOS 俯视图俯视图俯视图俯视图2 2. . 电阻电阻电阻电阻( (Res
24、istor)Resistor) 设设计计者者在在Cadence环环境境下下CMOS工工艺艺可可用用的的电电阻阻有有多晶硅多晶硅电电阻、有源阻、有源层电层电阻和阱区阻和阱区电电阻。阻。 三种三种电电阻的阻的计计算公式均算公式均为为： 其其中中，Rsh为为方方块块电电阻阻值值，l 和和w 分分别别是是体体电电阻阻的的长长与与宽宽，Rcon是是单单个接触区形成的个接触区形成的电电阻阻值值，n是接触孔数是接触孔数. 电电阻的可阻的可变变参数：参数：电电阻阻宽宽度度(width)、电电阻阻值值(R)。 多晶硅电阻多晶硅电阻多晶硅电阻多晶硅电阻第一第一层层多晶硅多晶硅电电阻俯阻俯视图视图多晶硅通过接触孔与
25、第一层金属连接，该金属构成电阻的两多晶硅通过接触孔与第一层金属连接，该金属构成电阻的两个电极，图中所示电阻最小宽度为个电极，图中所示电阻最小宽度为2 =0.4m。第一层多晶硅的方块电阻值为第一层多晶硅的方块电阻值为7.4欧姆，每接触孔形成的电欧姆，每接触孔形成的电阻为阻为5.6欧姆。该多晶硅电阻一般为几十欧姆。欧姆。该多晶硅电阻一般为几十欧姆。多晶硅电阻多晶硅电阻多晶硅电阻多晶硅电阻（续）续）续）续）第第二二层层多多晶晶硅硅(Electrode)的的方方块块电电阻阻值值为为47.4欧欧姆姆，每每个个接接触触孔孔形成的形成的电电阻阻为为31.4欧姆。欧姆。该该多晶硅多晶硅电电阻一般阻一般为为几百
26、欧姆。几百欧姆。第二层多晶硅电阻俯视图第二层多晶硅电阻俯视图有源层电阻有源层电阻有源层电阻有源层电阻由由N+扩扩散散与与有有源源区区形形成成N+有有源源层层电电阻阻。有有源源层通通过接接触触孔孔与与第一第一层金属金属连接，金属构成有源接，金属构成有源层电阻的两个阻的两个电极。极。N+有有源源层电阻阻的的方方块电阻阻值为79.1欧欧姆姆，每每个个接接触触孔孔形形成成的的电阻阻为54.8欧姆。欧姆。电阻一般阻一般为几百到几千欧姆。几百到几千欧姆。N+有源层电阻俯视图有源层电阻俯视图有源层电阻有源层电阻有源层电阻有源层电阻( (续续续续) )P+扩扩散散分分别别与与有有源源区区形形成成P+有有源源层
27、层电电阻阻。有有源源层通通过接接触触孔孔与与第一第一层金属金属连接，金属构成有源接，金属构成有源层电阻的两个阻的两个电极。极。P+有有源源层层电电阻阻的的方方块块电电阻阻值值为为153.4欧欧姆姆，每每个个接接触触孔孔形形成成的的电电阻阻为为118.5欧姆。欧姆。电电阻一般阻一般为为几百到几千欧姆。几百到几千欧姆。P+有源层电阻俯视图有源层电阻俯视图阱区电阻阱区电阻阱区电阻阱区电阻为为了引出了引出N阱阱电电阻的两个阻的两个电电极，在极，在N阱中阱中进进行行N+扩扩散，散，该扩该扩散散区与有源区与有源层层形成形成N型有源区，有源区再通型有源区，有源区再通过过接触孔和金属接触孔和金属连连接接形成欧
28、姆接触，金属构成了形成欧姆接触，金属构成了电电阻的两个阻的两个电电极。极。N阱电阻的方块电阻值为阱电阻的方块电阻值为1011欧姆，该电阻一般在几欧姆，该电阻一般在几k到几百到几百k。电容电容电容电容( (Capacitance)Capacitance)TSMC_0.35 m工工艺艺制制作作的的电电容容是是一一种种结结构构简简单单的的MIM电电容容，该该电电容由三容由三层层介介质组质组成：成：导电层作为下电极导电层作为下电极绝缘层作为平板电容两电极间的介质绝缘层作为平板电容两电极间的介质导电层作为上电极导电层作为上电极 电容计算公式电容计算公式其中，其中，area是两导电层重叠区域的面积，是两导
29、电层重叠区域的面积，CareafF/ m2是单位是单位有效面积的电容量有效面积的电容量, perimeter 是两导电层重叠区域的周长，是两导电层重叠区域的周长，CfringefF/ m是单位长度电容量。电容的可变参数为：两导电是单位长度电容量。电容的可变参数为：两导电层重叠区域一边的长度层重叠区域一边的长度(y)、电容值电容值(CtotalF)。互互互互连连连连( (Interconnect)Interconnect)在在TSMC_0.35 m的的集集成成电电路路工工艺艺流流程程中中，不不同同导导电电层层之之间间由由绝绝缘缘介介质质隔离。隔离。导电层导电层之之间间的相互的相互连连接需要通接需
30、要通过过打孔打孔实现实现。有有源源层层、多多晶晶硅硅(Poly)和和第第二二层层多多晶晶硅硅(Electrode)都都通通过过接接触触孔孔(Contact) 与第一与第一层层金属金属(Metal1) 连连接。接。(a)多晶硅和第一层金属多晶硅和第一层金属(b) 第一和第二层金属第一和第二层金属(c) 第二和第三层金属连接的俯视图第二和第三层金属连接的俯视图焊盘焊盘焊盘焊盘( (Pad)Pad) 电路路的的输入入和和输出出需需要要通通过适适当当的的导体体结构构（焊盘）来来实现与与外外部部电路路的的连接接，它它同同时用用于于电路路的的在在芯芯片片测试。焊盘的的尺寸通常尺寸通常远大于大于电路中其它的
31、元器件，路中其它的元器件，焊盘焊盘的尺寸是固定的的尺寸是固定的。焊盘焊盘的俯视图的俯视图357.1工艺流程定义工艺流程定义7.2 版图版图几何设计规则几何设计规则7.3 图元图元7.4 电学设计规则电学设计规则7.5 布线规则布线规则7.6版图设计版图设计7.7 版图检查版图检查7.8 版图数据提交版图数据提交第第7章章 版图设计版图设计7.4 7.4 电学设计规则电学设计规则电学设计规则电学设计规则 电学学设计规则给出的是将具体的工出的是将具体的工艺参数及其参数及其结果抽果抽象出的象出的电学参数，是学参数，是电路与系路与系统设计、模、模拟的依据。的依据。 几何几何设计规则是是图形形编辑的依据
32、的依据电学学设计规则是分析是分析计算的依据算的依据几何几何设计规则是是设计系系统生成版生成版图和和检查版版图错误的的依据依据电学学设计规则是是设计系系统预测电路性能（仿真）的依路性能（仿真）的依据。据。3637电学设计规则描述电学设计规则描述电学设计规则描述电学设计规则描述衬底底电阻阻掺杂区薄区薄层电阻阻多晶硅薄多晶硅薄层电阻阻接触接触电阻阻电容（容（单位面位面积电容）容）综合参数合参数阈值电压阈值电压击穿电压击穿电压导电因子导电因子387.1工艺流程定义工艺流程定义7.2 版图版图几何设计规则几何设计规则7.3 图元图元7.4 电学设计规则电学设计规则7.5 布线规则布线规则7.6版图设计版
33、图设计7.7 版图检查版图检查7.8 版图数据提交版图数据提交第第7章章 版图设计版图设计7.5 7.5 布线规则布线规则布线规则布线规则电源源线与地与地线：梳状走：梳状走线、金属布、金属布线长信号信号线避免平行走避免平行走线压点位置点位置根据根据电气特性要求气特性要求选择布布线层39407.1工艺流程定义工艺流程定义7.2 版图版图几何设计规则几何设计规则7.3 图元图元7.4 电学设计规则电学设计规则7.5 布线规则布线规则7.6版图设计版图设计7.7 版图检查版图检查7.8 版图数据提交版图数据提交第第7章章 版图设计版图设计7 7. .6 6 版图设计版图设计版图设计版图设计1. 版版
34、图设计环境境建立数据建立数据库通道，确定版通道，确定版图与工与工艺对应关系。关系。2. 芯片版芯片版图布局布局布局图应尽可能与电路图一致布局图应尽可能与电路图一致设计布局图的一个重要的任务是安排焊盘设计布局图的一个重要的任务是安排焊盘 集成电路必须是可测的集成电路必须是可测的 限幅放大器的系统框图限幅放大器的系统框图限幅放大器的版图布局限幅放大器的版图布局限幅放大器的版图布局限幅放大器的版图布局3. 3. 元件布局与布线元件布局与布线元件布局与布线元件布局与布线利用版利用版图编辑工具工具设计版版图的基本步的基本步骤1) 运行版图编辑工具，建立版图文件；运行版图编辑工具，建立版图文件；2) 在画
35、图窗口内根据几何参数值调元器件和子单元的版图；在画图窗口内根据几何参数值调元器件和子单元的版图；3) 在不同的层内进行元器件和子单元之间的连接；在不同的层内进行元器件和子单元之间的连接；4) 调用调用DRC程序进行设计规则检查，修改错误；程序进行设计规则检查，修改错误；5) 调用电路提取程序提取版图对应的元件参数和电路拓扑；调用电路提取程序提取版图对应的元件参数和电路拓扑；6) 与分析阶段建立的电路图文件结合进行版图与电路图对照与分析阶段建立的电路图文件结合进行版图与电路图对照分析，即分析，即LVS（Layout-vs-Schemetic）。）。7) 存储版图文件，供今后修改和重用。存储版图文
36、件，供今后修改和重用。CMOSCMOS差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程 画出两只画出两只MCS3并将它们的栅、漏和源极互连并将它们的栅、漏和源极互连画画L型金属线作地线型金属线作地线画出两只画出两只MN1并将它们的栅、漏和源极互连并将它们的栅、漏和源极互连CMOSCMOS差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程 依次画出依次画出R1、并、并联的两只的两只MSF1和并和并联的两只的两只MCF1以及偏以及偏压等半等半
37、边电路版路版图CMOSCMOS差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程CMOSCMOS差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程差动放大器单元电路设计版图的过程通过对图中半边版图通过对图中半边版图对对X轴作镜像复制形成的完整版图轴作镜像复制形成的完整版图4. 4. 版图设计注意事项版图设计注意事项版图设计注意事项版图设计注意事项在在正正式式用用Cadence画画版版图图之之前前，一一定定要要先先构构思思，也也就就是是要要仔仔细细想想一一想想，每每个个管管
38、子子打打算算怎怎样样安安排排，管管子子之之间间怎怎样样连连接接，最最后后的的电电源源线线、地地线线怎怎样样走走。对对于于差差分分形形式式的的电电路路结结构构，最最好好在在版版图图设设计计时时也也讲讲究究对对称称，这这样样有有利利于于提提高高电电路路性性能能。为为了了讲讲究究对对称称，有有时时候候需需要要把把一一个个管管子子分分成成两两个个，比比如如为为差差分分对对管管提提供供电电流流的的管管子子就就可可以以拆拆成成两两个个、四四个个甚甚至至更更多多。差差分分形形式式对对称称的的电电路路结结构构，一一般般地地线线铺铺在在中中间间，电电源源线线走走上上下下两两边边，中中间间是是大大片片的元件。的元
39、件。当当采采用用的的工工艺艺有有多多晶晶硅硅和和多多层层金金属属时时，布布线线的的灵灵活活性性很很大大。一一般般信信号号线线用用第第一一层层金金属属，信信号号线线交交叉叉的的地地方方用用第第二二层层金金属属，整整个个电电路路与与外外部部焊焊盘盘的的接接口口用用第第三三层层金金属属。但但也也不不绝绝对对，比比如如说说某某一一条条金金属属线线要要设设计计允允许许通通过过的的电电流流很很大大，用用一一条条金金属属线线明明显显很很宽宽，就就可可以以用用两两条条甚甚至至三三条条金金属属线线铺铺成成两两层层甚甚至至三三层层，电电流流在在每每一一层层金金属属线线上上流流过过去去的的量量就就小小了了二二分分之
40、之一一。层层与与层层是是通通过过连连接接孔孔连连接接的的，在在可可能能的的情情况况下下适适当当增增加加接接触触孔孔数数，确确保保连连接的可靠性。接的可靠性。4. 4. 版图设计注意事项（续版图设计注意事项（续版图设计注意事项（续版图设计注意事项（续1 1）输输入入和和输输出出最最好好分分别别布布置置在在芯芯片片两两端端，例例如如让让信信号号从从左左边边输输入入，右右边边输输出出，这这样样可可以以减减少少输输出出到到输输入入的的电电磁磁干干扰扰。对对于于小小信信号号高高增增益益放放大大器器，这这一一点点特特别别重重要要，设设计计不不当当会会引引起起不不希望的反希望的反馈馈，造成，造成电电路自激。
41、路自激。金金属属连连线线的的宽宽度度是是版版图图设设计计必必须须考考虑虑的的问问题题。铝铝金金属属线线电电流流密密度度最最大大为为0.8mA/mm2，Metal1、Metal2厚厚0.7mm,电电流流密密度度按按0.56mA/mm2设设计计，Metal3厚厚1.1mm,按按0.8mA/mm2设设计计。当当金金属属中中流流过过的的电电流流过过大大时时，在在金金属属较较细细的的部部位位会会引引起起“电电徙徙”效效应应（金金属属原原子子沿沿电电流流方方向向迁迁徙徙），使使金金属属变变窄窄直直到到截截断断。因此，流因此，流过过大大电电流的金属流的金属连线应该连线应该根据需要根据需要设设定定宽宽度。度。
42、应应确确保保电电路路中中各各处处电电位位相相同同。芯芯片片内内部部的的电电源源线线和和地地线线应应全全部部连连通，通，对对于于衬衬底底应该应该保保证证良好的接地。良好的接地。4 . 4 . 版图设计注意事项（续版图设计注意事项（续版图设计注意事项（续版图设计注意事项（续2 2）对对高高频频信信号号，尽尽量量减减少少寄寄生生电电容容的的干干扰扰，对对直直流流信信号号，尽尽量量利利用用寄寄生生电电容容来来旁旁路路掉掉直直流流信信号号中中的的交交流流成成分分从从而而稳稳定定直直流流。第第一一层层金金属属和和第第二二层层金金属属之之间间，第第二二层层金金属属和和第第三三层层金属之金属之间间均会形成均会
43、形成电电容。容。对对于于电电路路中中较较长长的的走走线线，要要考考虑虑到到电电阻阻效效应应。金金属属、多多晶晶硅硅分分别别有有各各自自不不同同的的方方块块电电阻阻值值，实实际际矩矩形形结结构构的的电电阻阻值值只只跟跟矩矩形形的的长长宽宽比比有有关关。金金属属或或多多晶晶硅硅连连线线越越长长，电电阻阻值值就就越越大大。为为防防止止寄寄生生大大电电阻阻对对电电路路性性能能的的影影响响，电电路路中中尽尽量不走量不走长线长线。4. 4. 版图设计注意事项（续版图设计注意事项（续版图设计注意事项（续版图设计注意事项（续3 3）MOS管管的的尺尺寸寸（栅栅长长、栅栅宽宽）是是由由电电路路模模拟拟时时候候定
44、定下下来来的的，画画MOS管管时时应应按按照照这这些些尺尺寸寸进进行行。但但是是当当MOS管管的的栅栅宽宽过过大大时时，为为了了减减小小栅栅电电阻阻和和栅栅电电容容对对电电路路性性能能的的影影响响，我我们们需需要要减减小小每每个个MOS管管的的栅栅宽宽，为为达达到到的的所所需需的的总总栅栅宽宽可可以以采采用用并并联联的的方方式式。另另外外，对对于于NMOS管管，我我们们应应当当充充分分保保证证其其衬衬底底接接地地，而而PMOS管管应应当当保保证证其其衬衬底底充充分分接接高高电电平平，特特别别MOS管管流流过过大大电电流流时时，应应该该在在管子周管子周围围形成隔离形成隔离环进环进行保行保护护。电
45、电阻阻可可以以用用不不同同的的材材料料形形成成，可可选选择择性性很很大大，需需要要设设计计者者进进行行选选择择。比比如如根根据据所所需需电电阻阻值值的的大大小小，阻阻值值的的精精确确度度，电电阻阻的的面面积积等等来来确确定定选选用用何何种种电电阻阻。对对于于电电阻阻宽宽度度，我我们们也也需需要要考考虑虑，保保证证可可以以流流过过足足够够大的大的电电流，防止流，防止电电阻被阻被烧烧坏。坏。可可能能整整个个电电路路的的有有效效面面积积仅仅仅仅占占整整个个芯芯片片面面积积的的很很小小一一部部分分，因因此此对对于于芯芯片片中中的的空空闲闲面面积积，可可以以尽尽量量设设计计成成电电容容，利利用用这这些些
46、电电容容来来旁旁路外界路外界电电源和地源和地对电对电路性能的影响。路性能的影响。4. 4. 版图设计注意事项（续版图设计注意事项（续版图设计注意事项（续版图设计注意事项（续4 4）力求力求层次化次化设计。即按功能将版。即按功能将版图划分划分为若干子若干子单元，每个子元，每个子单元又可能包含若干子元又可能包含若干子单元，从最小的子元，从最小的子单元元进行行设计，这些子些子单元又被元又被调用完成用完成较大大单元的元的设计，这种方法大大减少了种方法大大减少了设计和修和修改的工作量，且改的工作量，且结构构严谨、层次清晰。次清晰。图形形应尽量尽量简捷，避免不必要的多捷，避免不必要的多边形，形，对连接在一
47、起的同一接在一起的同一层应尽量合并，尽量合并，这不不仅可减小版可减小版图的数据存的数据存储量，而且使版量，而且使版图一目一目了然。了然。设计者在构思版者在构思版图结构构时，除要考，除要考虑版版图所占的面所占的面积、输入和入和输出的合理分布、减小不必要的寄生效出的合理分布、减小不必要的寄生效应还应力求版力求版图与与电路原理路原理框框图保持一致保持一致(必要必要时修改框修改框图画法画法)，并力求版，并力求版图美美观大方大方(利用利用适当空适当空间添加添加标识符符)。537.1工艺流程定义工艺流程定义7.2 版图版图几何设计规则几何设计规则7.3 图元图元7.4 电学设计规则电学设计规则7.5 布线
48、规则布线规则7.6版图设计版图设计7.7 版图检查版图检查7.8 版图数据提交版图数据提交第第7章章 版图设计版图设计7.7 7.7 版图验证版图验证版图验证版图验证1. 设计规则检查DRC2. 电路提取路提取3. 电气气规则检查ERC4. 版版图与与电路路图对照照LVS547.8 7.8 版图数据提交版图数据提交版图数据提交版图数据提交经过版版图检查完全无完全无错将版将版图数据数据转换成成GDS-II格式的格式的码流数据流数据按按照照Foundry的的要要求求或或MPW要要求求，通通过网网络传送送GDS-II文件（一般文件（一般为FTP）有关有关有关有关Cadence ToolsCadenc
49、e Tools的使用的使用的使用的使用Schematic可可以以进进行行层层次次化化模模块块设设计计，整整个个电电路路图图分分割割成成若若干干个个子子电电路路，子子电电路路下下面面又又可可分分割割成成子子电电路路。Layout也也要要进进行行层层次次化化模模块块化化设设计计。Schematic的的子子电电路路可可以以进进行行cellview的的symbol提提取取，laytout不不能能进进行行symbol的的提提取取，但但是是可可以以进进行行子模子模块块的的调调用。用。版版图图设设计计的的基基本本步步骤骤是是画画电电路路图图(schematic)，画画版版图图(layout)，版版图图设设计
50、计规规则则检检查查(DRC:design-rule-checking)，版版图图提提取取(extract)，电电路路图图版版图图对对照照(LVS: layout via schematic)。从从版版图图的的每每一一小小块块开开始始，就就要要进进行行DRC设设计计规规则则检检查查，这这样样能能及及早早发发现现错错误误并并给给以以纠纠正正。因因为为Cadence不不能能够够在在LVS的的Error display时时显显示示schematic子子电电路路中中的的错错误误标标记记，所所以以从从最最基基本本的子的子电电路开始，就要路开始，就要进进行行LVS检查检查。 有关有关有关有关Cadence
51、ToolsCadence Tools的使用的使用的使用的使用（续）续）续）续）经过经过一段一段时间时间的的实际实际操作之后会操作之后会发现发现，初次利用，初次利用Cadence画画版版图图的的时时候，候，DRC相相对对困困难难，因，因为为很多条的很多条的设计规则设计规则一下一下子很子很难记难记住。但当逐步熟悉了住。但当逐步熟悉了Cadence之后，就之后，就发现发现真正的真正的难难点在于点在于LVS，因因为电为电路路规规模模庞庞大，大，电电路路结结构很复构很复杂杂，Cadence检查检查出的出的错误错误只能以网表的形式只能以网表的形式显显示于文件或以示于文件或以标标记标记标于于extracte
52、d和和schematic图图中，但是中，但是LVS的的错误类错误类型有型有几种，包括网表几种，包括网表(nets)错误错误，器件，器件(instance)错误错误，参数，参数(parameter)错误错误，端点，端点(terminal)错误错误。Cadence提取的提取的时时候会把某些使用者候会把某些使用者连连接接错误错误造成的网表造成的网表错误归为错误归为器件或参器件或参数数错误错误。所以。所以检查错误检查错误的的时时候最好先候最好先检查检查网表网表错误错误。LVS检检查查之后，之后，info中的中的log(日志日志)文件，文件，错误错误网表，网表，mergenet和和错错误显误显示示Errordisplay是是对对使用者比使用者比较较有用的。有用的。本章习题本章习题本章习题本章习题1.说明版明版图与与电路路图的关系。的关系。2.说明明设计规则与工与工艺制造的关系。制造的关系。3.选用以用以为单位的位的设计规则有什么有什么优点？点？4.设计规则主要包括哪几种几何关系？主要包括哪几种几何关系？5.版版图设计中整体布局有哪些注意事中整体布局有哪些注意事项？6.版版图设计中元件布局布中元件布局布线方面有哪些注意事方面有哪些注意事项？
