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1、第1章 Verilog的基本知识11.1硬件描述语言HDL硬件描述语言（HDL, Hard Discription Language）是一种用形式化方法来描述数字电路和系统的语言。硬件描述语言有30年的历史，成功应用于设计的各个阶段：建模、仿真、验证、综合。20世纪80年代，已出现上百种硬件描述语言。80年代后期，硬件描述语言开始向标准化方向发展。最终，VHDL和Verilog HDL成为IEEE标准。最近10多年来，用综合工具把可综合风格的HDL模块自动转换为具体电路发展非常迅速，大大提高了复杂数字系统的设计生产率。21.2 Verilog HDL的历史什么是Verilog HDLVeril
2、og HDL是硬件描述语言的一种。该语言允许设计者进行各种级别的逻辑设计，进行数字系统的逻辑综合，仿真验证和时序分析等。 3Verilog HDL 发展历史1983年GDA公司的Philip Moorby首创了Verilog HDL1995年12月，IEEE制定了Verilong HDL的标准IEEE1364-19952001年,IEEE发布Verilog HDL 1364-2001标准2005年，IEEE公布System Verilog 标准 IEEE 1800-200541.3 Verilog HDL和VHDL的比较VHDL来源于美国军方，1987年成为IEEE标准VHDL和Verilog
3、的共同特点：能形式化地抽象表示电路的行为结构支持逻辑设计中层次与范围的描述可借用高级语言结构简化电路行为描述具有电路仿真和验证机制以保证设计的正确性支持电路描述由高层到低层的综合转换硬件描述与工艺无关便于文档管理易于理解和设计重用5VHDL语法比Verilog严谨 VHDL语言有很好的行为级描述能力和一定的系统级描述能力，而Verilog建模时，行为与系统级抽象及相关描述能力不及VHDL（System Verilog大幅提高了系统建模能力）VHDL语言代码比Verilog冗长 VHDL语言对数据类型匹配要求过于严格 对电路级这样底层描述级别，VHDL几乎不支持（VITAL库可以弥补） Veri
4、log和VHDL的不同之处61.5 IP核简介IP就是知识产权核或知识产权模块的意思。美国著名的Dataquest咨询公司将半导体产业的IP定义为“用于ASIC或FPGA中的预先设计好的电路功能模块”软核：用HDL形式提交给用户，功能经过验证，可综合的功能块。固核：完成了综合的功能块。以网表文件的形式提交给客户使用。硬核：经过一种集成电路工艺验证，以版图形式提供。71.6 采用HDL的设计流程简介系统级设计系统级设计系统级设计模块模块模块AAA 模块模块模块BBB 模块模块模块CCC 模块模块模块A1A1A1 模块模块模块A3A3A3 模块模块模块A2A2A2 模块模块模块C1C1C1 模块模
5、块模块C3C3C3 模块模块模块C2C2C2 模块模块模块B2B2B2 模块模块模块B1B1B1 自顶向下（Top-Down）设计思想8电电 路路 图图设设 计计 文文 件件HDLHDLHDL设设设 计计计 文文文 件件件电路功能仿真电路功能仿真电路功能仿真 HDLHDLHDL功能仿真功能仿真功能仿真 HDLHDLHDL综合综合综合 确定实现电路的具确定实现电路的具体库名体库名, ,指定综合生指定综合生成的网表类型成的网表类型 布布布 线线线 后后后 门门门 级级级 仿仿仿 真真真 与与与 物物物 理理理 器器器 件件件 有有有 关关关 的布线约的布线约的布线约束等束等束等 工工工 艺艺艺 技
6、技技 术术术 文文文 件件件 优优优 化化化 、布、布、布 局局局 布布布 线线线 电路制造工艺文件电路制造工艺文件电路制造工艺文件 或或或 FPGAFPGAFPGA码流文件码流文件码流文件 有问题有问题有问题有问题有问题有问题有问题有问题有问题没问题没问题没问题没问题没问题没问题没问题没问题没问题没问题没问题没问题91.7 PLD器件（可编程逻辑器件）PLAGAL EPLD CPLD（复杂可编程门阵列） FPGA（现场可编程门阵列）主要厂商 Altera Xilinx LatticeASIC和PLD器件比较FPGA器件中的新技术（硬拷贝、软核cpu）10Synopsys（综合） Synplify（综合） Precision（综合）CadenceModelSim（仿真）若干CPLD/FPGA软件 Altera 公司 QuartusII MAX+plusII Xilinx 公司 ISE Lattice公司 ispLEVER1.8 常用EDA工具软件11
