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1、第5章半导体存储器机械系统计算机控制2024/7/221存储器原理与接口(4)存储器存储器存储器是计算机的重要组成部分，用来存储程序和存储器是计算机的重要组成部分，用来存储程序和数据。数据。存储器的性能一直是计算机性能的主要指标。存储器的性能一直是计算机性能的主要指标。所谓存储器，是指许多存储器存储器单元的集合。所谓存储器，是指许多存储器存储器单元的集合。 2024/7/222存储器原理与接口(4)5.1 存储器分类存储器分类存储器是计算机的重要组成部分，用来存储程序和数据。存储器是计算机的重要组成部分，用来存储程序和数据。存储器的性能一直是计算机性能的主要指标。存储器的性能一直是计算机性能的
2、主要指标。所谓存储器，是指许多存储器单元的集合。所谓存储器，是指许多存储器单元的集合。 2024/7/223存储器原理与接口(4)5.1 存储器分类存储器分类存储器按作用分类存储器按作用分类存储器存储器内存内存外存外存RAM ROMSRAMDRAMEPROMEEROM高速缓存高速缓存2024/7/224存储器原理与接口(4)5.2 多层存储结构概念多层存储结构概念由于内存的工作速度总是不能满足由于内存的工作速度总是不能满足CPUCPU的需要，的需要，同时内存在容量上也总是落后于系统软件和应同时内存在容量上也总是落后于系统软件和应用软件的需要。因此，要取得一个兼有大容量、用软件的需要。因此，要取
3、得一个兼有大容量、高速度和低成本的存储系统，应该在系统结构高速度和低成本的存储系统，应该在系统结构的设计上综合利用各种存储器的特长，回避其的设计上综合利用各种存储器的特长，回避其弱点，组成一个在性价比上最忧的存储系统，弱点，组成一个在性价比上最忧的存储系统，为此，提出了多层存储器结构的概念。为此，提出了多层存储器结构的概念。 主要目的在于解决速度与成本的问题。其容量呈主要目的在于解决速度与成本的问题。其容量呈金字塔形分布，速度逐级下降但容。金字塔形分布，速度逐级下降但容。 2024/7/225存储器原理与接口(4)5.2 多层存储结构概念多层存储结构概念2024/7/226存储器原理与接口(4
4、)5.2 多层存储结构概念多层存储结构概念高速缓存是计算机高速缓存是计算机提高整体性能的一提高整体性能的一种技术。种技术。由于由于CacheCache只占只占存储器的很少一部分，成本存储器的很少一部分，成本增加不多，解决了速度与价增加不多，解决了速度与价格的矛盾。格的矛盾。 2024/7/227存储器原理与接口(4)5.2 多层存储结构概念多层存储结构概念采用四级存储的层次结构可以得到一个容量极大、采用四级存储的层次结构可以得到一个容量极大、价格很低，而速度很高的存储系统，成为当今计算价格很低，而速度很高的存储系统，成为当今计算机存储器的典型结构。机存储器的典型结构。 从整个微型计算机存储器分
5、层结构来看，从整个微型计算机存储器分层结构来看，整个结整个结构主要是两个层次构主要是两个层次：CacheCache主存层次；主存层次；主存主存辅存层次。辅存层次。 2024/7/228存储器原理与接口(4)5.2 多层存储结构概念多层存储结构概念CacheCache主存层次解决的是主存层次解决的是CPUCPU与主存速度上的差距。与主存速度上的差距。 CacheCache主存层次的速度接近于主存层次的速度接近于CPUCPU，但容量却是主存的。，但容量却是主存的。 主存主存辅存层次解决了存储器的大容量与低成本之间辅存层次解决了存储器的大容量与低成本之间的矛盾。的矛盾。 程序员可以把主存、辅存看成统
6、一的整体，可以利用比程序员可以把主存、辅存看成统一的整体，可以利用比主存实际容量大得多的逻辑地址编写程序。主存实际容量大得多的逻辑地址编写程序。 这种系统的不断发展和完善，就逐步形成了现在广泛使这种系统的不断发展和完善，就逐步形成了现在广泛使用的虚拟存储系统。用的虚拟存储系统。 2024/7/229存储器原理与接口(4)5.2 多层存储结构概念多层存储结构概念在这个系统中，程序员可用机器指令地址码对整个程序在这个系统中，程序员可用机器指令地址码对整个程序统一编址。统一编址。 这种指令地址码称为虚拟地址、逻辑地址或程序地址等，这种指令地址码称为虚拟地址、逻辑地址或程序地址等，其对应的存储容量称为
7、虚拟容量或程序空间。其对应的存储容量称为虚拟容量或程序空间。 主存的实际地址称为物理地址、实（存）地址，其对应主存的实际地址称为物理地址、实（存）地址，其对应的存储容量称为主存容量、实存容量或实（主）存空间。的存储容量称为主存容量、实存容量或实（主）存空间。2024/7/2210存储器原理与接口(4)5.3 主存储器及存储控制主存储器及存储控制容量容量 存储容量存储容量存储容量存储容量 = 单元数单元数 X 数据线位数数据线位数(bit)q例例: 2764 EPROM的容量为的容量为 (8K X 8bit)地址线根数为地址线根数为13， 2的的13次方次方8Kq 6264 SRAM的容量为的容
8、量为 (8K X 8bit) 地址线根数为地址线根数为13，2的的13次方次方8K速度速度(存储器访问时间存储器访问时间)q低速在低速在300 ns以上以上 , 中速在中速在100 ns 200 ns之间之间, 超高速小于超高速小于20 ns。q 6116 RAM为为120 ns，2764 EPROM为为200 ns5.3.15.3.1主存储器主存储器主要指标主要指标2024/7/2211存储器原理与接口(4)5.3 主存储器及存储控制主存储器及存储控制5.3.15.3.1主存储器主存储器主要指标主要指标1KB=21KB=21010B B8KB=28KB=21313B B16KB=216KB=
9、21414B B32KB=232KB=21515B B64KB=264KB=21616B B128KB=2128KB=21717B B256KB=2256KB=21818B B1MB=21MB=22020B B1GB=21GB=23030B B1TB=21TB=24040B B2024/7/2212存储器原理与接口(4)5.3 主存储器及存储控制主存储器及存储控制5.3.25.3.2主存储器的基本组成主存储器的基本组成2024/7/2213存储器原理与接口(4)5.3 主存储器及存储控制主存储器及存储控制5.3.25.3.2主存储器的基本组成主存储器的基本组成半导体存储器半导体存储器RAMRA
10、M可分为静态和动态两种。可分为静态和动态两种。 静态存储器单元电路由双稳态触发器构成；静态存储器单元电路由双稳态触发器构成；动态存储器单元电路由动态存储器单元电路由MOSMOS开关管和电容器构成。开关管和电容器构成。 2024/7/2214存储器原理与接口(4)5.3 主存储器及存储控制主存储器及存储控制5.3.25.3.2主存储器的基本组成主存储器的基本组成存储电路有规则地组合起来，构成了存储体；存储电路有规则地组合起来，构成了存储体；存储器是由大量的存储体构成。存储器是由大量的存储体构成。 一个存储器芯片除了存储体外，还有许多外围电路：一个存储器芯片除了存储体外，还有许多外围电路： 地址译
11、码器；地址译码器；I/OI/O电路；电路；片选控制端；片选控制端；集电极开路或三态输出缓冲器。集电极开路或三态输出缓冲器。 2024/7/2215存储器原理与接口(4)5.3 主存储器及存储控制主存储器及存储控制5.3.25.3.2主存储器的基本组成主存储器的基本组成存储器的地址译码有两种方式：存储器的地址译码有两种方式：单译码（字结构）；单译码（字结构）；双译码（复合译码结构）。双译码（复合译码结构）。 字结构字结构nn根地址线输入经全译码得到根地址线输入经全译码得到2n2n个输出，个输出，用以选择用以选择2n2n个字。个字。 复合译码结构复合译码结构把把n n根地址线分成接近相等的两段，分
12、别根地址线分成接近相等的两段，分别译码，产生一组译码，产生一组X X地址线和一组地址线和一组Y Y地址线，然后让地址线，然后让X X地址线和一组地址线和一组Y Y地址线在字存储单元列成矩阵的存储体中一一相地址线在字存储单元列成矩阵的存储体中一一相“与与”，选择，选择出相应的存储体。出相应的存储体。 2024/7/2216存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织5.4.1 8086CPU5.4.1 8086CPU的存储器接口的存储器接口 实现接口包括三项工作：实现接口包括三项工作： 存储器结构的确定；存储器结构的确定；存储器芯片的选择；存储器芯片的选择；存储器接口设
13、计。存储器接口设计。 其中，其中，存储器接口设计实际上就是要解决存储器接口设计实际上就是要解决存储器存储器与系统三大总线的正确连接与时序匹配问题。与系统三大总线的正确连接与时序匹配问题。 2024/7/2217存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织5.4.1 8086CPU5.4.1 8086CPU的存储器接口的存储器接口 1.1.不同模式下不同模式下CPUCPU的存储器接口的存储器接口 8086CPU8086CPU在最小模式和最大模式下的配置是不同的。在最小模式和最大模式下的配置是不同的。所以所以8086CPU8086CPU在最小模式和最大模式下的内存接口配在
14、最小模式和最大模式下的内存接口配置也不相同。置也不相同。最小模式下的配置见图最小模式下的配置见图5.85.8，最大模式下的配置见图，最大模式下的配置见图5.95.9。 2024/7/2218存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织8086CPU8086CPU在最小模式下的内存接口配置：在最小模式下的内存接口配置：2024/7/2219存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织8086CPU8086CPU在最大模式下的内存接口配置：在最大模式下的内存接口配置：2024/7/2220存储器原理与接口(4)5.4 8086系统的存储器组织系统
15、的存储器组织为了有效地使用存储空间，一个字可以存储在以偶地为了有效地使用存储空间，一个字可以存储在以偶地址或奇地址开始的连续两个字节单元中，地址的最低址或奇地址开始的连续两个字节单元中，地址的最低有效位有效位A0A0决定了字的边界。决定了字的边界。 如果如果A A0 0=0=0，则字存放在偶地址开始的单元中，低，则字存放在偶地址开始的单元中，低8 8位位存放在偶地址的字节单元里，高存放在偶地址的字节单元里，高8 8位存放在奇地址的位存放在奇地址的字节单元里；字节单元里；如果如果A A0 0=1=1，则字存放在奇地址开始的单元中，低，则字存放在奇地址开始的单元中，低8 8位位存放在奇地址的字节单
16、元里，高存放在奇地址的字节单元里，高8 8位存放在偶地址的位存放在偶地址的字节单元里。字节单元里。 2024/7/2221存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织对于偶地址开始的字节或字单元的访问，对于偶地址开始的字节或字单元的访问，8086CPU8086CPU只只需要一个总线周期；需要一个总线周期；对于奇地址开始的字节或字单元的访问，对于奇地址开始的字节或字单元的访问，8086CPU8086CPU只只需要两个总线周期。需要两个总线周期。 所以，所以，80868086设计中规定，存储单元尽量以偶地址开始。设计中规定，存储单元尽量以偶地址开始。 2024/7/222
17、2存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织8086CPU8086CPU在最小模式下的内存接口配置：在最小模式下的内存接口配置：2024/7/2223存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织注意：注意： 80868086系统中的系统中的1MB1MB存储空间中，存储空间中，00000H00000H003FFH003FFH共共1K1K个个字节用来存放中断矢量；字节用来存放中断矢量；0FFFF0H0FFFF0H0FFFFFH0FFFFFH共共1616个字节用来存放启动程序，也个字节用来存放启动程序，也就是说，计算机复位后的启动地址是就是说，计
18、算机复位后的启动地址是0FFFF0H0FFFF0H，可以安，可以安排一自检程序，如排一自检程序，如: : ORG FFFFF0H ORG FFFFF0H JMP BEG JMP BEG；2024/7/2224存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织注意：注意： 640KB640KB1024KB1024KB之间的内存，称为上位内存，不属于扩之间的内存，称为上位内存，不属于扩展内存；展内存；超过超过1MB1MB的内存称为扩展内存；的内存称为扩展内存；对于对于1MB1MB以上的内存，进入以上的内存，进入1MB1MB的第一个的第一个64KB64KB叫高端内叫高端内存存HM
19、AHMA，它属于扩展内存。，它属于扩展内存。 2024/7/2225存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织CPU与存储器连结注意的问题与存储器连结注意的问题 (1)CPU模式模式 (2)存储器地址分配和片选存储器地址分配和片选 (3)控制信号的连接控制信号的连接 (4) CPU总线的负载能力总线的负载能力 (5) CPU的时序与存储器存取速度的配合的时序与存储器存取速度的配合2024/7/2226存储器原理与接口(4)RAM特点特点存储单元的内容可根据需存储单元的内容可根据需要随时读出和写入。断电要随时读出和写入。断电后所有信息随之消失。常后所有信息随之消失。常
20、用于暂时存放输入输出数用于暂时存放输入输出数据、计算中间结果或断电据、计算中间结果或断电后无需保留的结果。后无需保留的结果。引脚特点（引脚特点（6264)地址线：地址线：A0-A12数据线：数据线：D0-D7输出允许：输出允许：OE或或RD写信号：写信号：WE或或WR片选信号：片选信号：CE或或CS6264-8K SRAM6264-8K SRAMN.CA12A7A6A5A4A3A2A1A0D0D1D2GNDVccWECSA8A9A11OEA10CED7D6D5D4D362642024/7/2227存储器原理与接口(4)ROM特点特点在正常工作时，只能在正常工作时，只能 读出而不能写入的存读出而
21、不能写入的存储器。断电信息不会储器。断电信息不会丢失，常用来存放程丢失，常用来存放程序和不变的参数表。序和不变的参数表。引脚特点引脚特点地址线：地址线：A0-A12数据线：数据线：D0-D7输出允许：输出允许：OE或或RD片选信号：片选信号：CE或或CS2764-8K EPROM2764-8K EPROMVPPA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGMN.CA8A9A11OEA10CED7D6D5D4D327642024/7/2228存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织存储器结构确定存储器结构确定存储器一般按字节编址存储器一般按字节编
22、址数据线宽度为数据线宽度为8位位8088只需只需1个个8位存储体结构位存储体结构8086需需2个个8位存储体结构。位存储体结构。q由地址由地址A0分为偶地址存储体（分为偶地址存储体（A0=0）和奇地址存）和奇地址存储体（储体（A1=1)。qA0和和BHE作为两个存储体的选择信号。作为两个存储体的选择信号。q偶存储体数据线接偶存储体数据线接D0-D7，奇存储体接，奇存储体接D8-D15。5.4.1 8086CPU5.4.1 8086CPU的存储器接口的存储器接口 2024/7/2229存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织存储器的片选存储器的片选实质上就是用多个存
23、储器芯片构成存储器系统，实质上就是用多个存储器芯片构成存储器系统，并使之与并使之与CPU总线正确连接。总线正确连接。局部译码法局部译码法由于存储单元分布在不同的芯片上，且共用地由于存储单元分布在不同的芯片上，且共用地址线和数据线，因此需要片选。址线和数据线，因此需要片选。 为了简化存储器地址译码电路的设计为了简化存储器地址译码电路的设计，应尽量，应尽量选用存储容量相同的芯片。选用存储容量相同的芯片。 存储芯片的地址线与总线低位地址线一一相连存储芯片的地址线与总线低位地址线一一相连；高位地址线通过译码产生片选信号高位地址线通过译码产生片选信号。 必须保证必须保证CPU每次访问内存时，首先片选，然
24、每次访问内存时，首先片选，然后进行片内选后进行片内选。 2024/7/2230存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织存储器的片选存储器的片选线选法线选法q低位地址线与芯片地址直接连接低位地址线与芯片地址直接连接q余下高位地址线分别作为各存储芯片的片选信号余下高位地址线分别作为各存储芯片的片选信号q注意：每次寻址只能有一位片选有效注意：每次寻址只能有一位片选有效局部译码法局部译码法q低位地址线与芯片地址直接连接，余下高位地址线低位地址线与芯片地址直接连接，余下高位地址线中的一部分参与译码，以产生片选控制信号。中的一部分参与译码，以产生片选控制信号。q地址线不够用又
25、不需要全部存储空间时，用此法。地址线不够用又不需要全部存储空间时，用此法。 全译码法全译码法q低位地址线与芯片地址直接连接低位地址线与芯片地址直接连接q余下高位地址线全部译码，以产生各存储芯片的片余下高位地址线全部译码，以产生各存储芯片的片选控制信号。选控制信号。2024/7/2231存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织线选法线选法 2024/7/2232存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织局部译码法局部译码法 2024/7/2233存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织全译码法全译码法 202
26、4/7/2234存储器原理与接口(4)译码器译码器74LS138控制信号控制信号G11G2A 0G2B 0输入组合输入组合C、B、A输出组合输出组合Y7Y02024/7/2235存储器原理与接口(4)74LS138译码表译码表G1G2AG2BCBAY7Y6Y5Y4Y3Y2Y1Y010000011111110100001111111011000101111101110001111110111100100111011111001011101111110011010111111100111011111112024/7/2236存储器原理与接口(4)存储器的扩展存储器的扩展 当一片存储器芯片的容量不能
27、满足要求时，需要多片当一片存储器芯片的容量不能满足要求时，需要多片组合以便扩充。组合以便扩充。 （1 1）位数扩充）位数扩充 芯片数总位数芯片位数芯片数总位数芯片位数 例如：例如：8Kx88Kx8的的SRAMSRAM芯片扩充位芯片扩充位8Kx168Kx16芯片组，芯片组， 所需芯片数：所需芯片数：1616位位8 8位位2 2片。片。 2024/7/2237存储器原理与接口(4)存储器的扩展存储器的扩展 （2 2）单元扩充）单元扩充 芯片数总容量芯片容量芯片数总容量芯片容量 例如用例如用8Kx88Kx8芯片构成芯片构成32Kx832Kx8存储区，则所需芯片数存储区，则所需芯片数: :32K/8K
28、32K/8K4 4片。片。 2024/7/2238存储器原理与接口(4)1.线选法例线选法例两片两片64k的的RAM（216)CPU 低位地址线低位地址线A0-A15连接连接RAM A0-A15剩下地址线有剩下地址线有A16A19A17作为作为RAM-1的片选控制信号的片选控制信号A18作为作为RAM-0的片选控制信号的片选控制信号2024/7/2239存储器原理与接口(4)1.线选法例线选法例A19A18A17A16A15A14A13A12-4A3A2A1A0RAM-0X(0)01X(0)0 0 .0 0 0 0 0X(0)01X(0)1 1.1 1 1 1 1RAM-1X(0)10X(0)
29、0 0 .0 0 0 0 0X(0)10X(0)1 1.1 1 1 1 1RAM-0 的地址范围的地址范围 20000H-2FFFFHRAM-1的地址范围的地址范围 40000H-4FFFFH2024/7/2240存储器原理与接口(4)2.局部译码法例局部译码法例低地址低地址A1-A11连接连接A0-A10A0作为作为6116-1的片选的片选剩下的地址线有剩下的地址线有A12A19A12、A13、A14用来译码经过用来译码经过38译码后可译码后可产生产生8个片选信号。个片选信号。2024/7/2241存储器原理与接口(4)2.局部译码法例局部译码法例A19A15A14A13A12A11A10A
30、9A8-4A3A2A1A06116-0X(0)0010 0 .0 0 0 0 01X(0)0011 11 1 1 1 116116-1X(0)0010 0 .0 0 0 0 00X(0)0011 11 1 1 1 106116-0 的地址范围的地址范围 01001H-01FFFH2K地址空间地址空间6116-1的地址范围的地址范围 01000H-01FFEH2K地址空间地址空间2024/7/2242存储器原理与接口(4)3.全译码法例全译码法例低地址低地址A1-A16连接连接A0-A15A0作为作为RAM-1的片选的片选剩下的地址线有剩下的地址线有A17A19A17、A18、A19用来译码经过
31、用来译码经过38译码后可译码后可产生产生8个片选信号个片选信号2024/7/2243存储器原理与接口(4)3.全译码法例全译码法例A19A18A17A16A15A14A13A12-4A3A2A1A0RAM-00010 0 0. .0 0 0 0 010011 1 1.1 1 1 1 11RAM-10010 0 0.0 0 0 0 000011 1 1.1 1 1 1 10RAM-0 的地址范围的地址范围 20001H-3FFFFH64k空间范围空间范围RAM-1的地址范围的地址范围 20000H-3FFFEH64K空间范围空间范围2024/7/2244存储器原理与接口(4)全译码管理的空间（每
32、一片全译码管理的空间（每一片64K)片数片数A19A18A17偶地址范围（偶片偶地址范围（偶片)奇地址范围（奇片）奇地址范围（奇片）200000000H-1FFFEH00001H-1FFFFH200120000H-3FFFEH20001H-3FFFFH201040000H-5FFFEH40001H-5FFFFH201160000H-7FFFEH60001H-7FFFFH210080000H-9FFFEH80001H-9FFFFH2101A0000H-BFFFEHA0001H-BFFFFH2110C0000H-DFFFEHC0001H-DFFFFH2111E0000H-FFFFEHE0001H-
33、FFFFFH2024/7/2245存储器原理与接口(4)5.4 8086系统的存储器组织系统的存储器组织存储器与存储器与CPU的连接的连接存储器地址线与存储器地址线与AB的连接的连接qAB的低位地址线与芯片地址直接连接的低位地址线与芯片地址直接连接qAB的高位地址线译码产生片选控制信号的高位地址线译码产生片选控制信号数据线与数据线与DB的连接的连接q8086偶对偶对D0-D7，奇对，奇对D8-D15q8088只有只有8位数据线位数据线D0-D7读写控制与读写控制与CB的连接的连接qROM只连只连MEMR信号（信号（M/IO和和RD组合）组合）qRAM连连MEMR信号（信号（M/IO和和RD组合
34、）和组合）和MEMW信号（信号（M/IO和和WR组合）组合）2024/7/2246存储器原理与接口(4)1KB=21KB=21010B B8KB=28KB=21313B B16KB=216KB=21414B B32KB=232KB=21515B B64KB=264KB=21616B B128KB=2128KB=21717B B256KB=2256KB=21818B B1MB=21MB=22020B B1GB=21GB=23030B B1TB=21TB=24040B B5.4 8086系统的存储器组织系统的存储器组织2024/7/2247存储器原理与接口(4)例例:三总线连接存储器三总线连接存储
35、器试用两片试用两片64Kx8位的位的SRAM为为8086CPU设计设计一个存储器，容量为一个存储器，容量为128KB，地址从，地址从20000H开始，要求：开始，要求：（1）采用全译码方式绘出相关连线图并标注。）采用全译码方式绘出相关连线图并标注。（2）分别写出两片存储器的地址范围。）分别写出两片存储器的地址范围。分析：分析：q64KRAM A0A15 16根地址线根地址线q8086 CPU 1片作为奇片片作为奇片,1片作为偶片片作为偶片q奇片片选奇片片选BHE;偶片片选偶片片选A0qCPU的的A0-A16 对应接两片对应接两片RAM的的A0-A15qAD0-AD7接偶片接偶片D0-D7; A
36、D8-AD15接偶片接偶片D0-D7q全译码：剩下的地址线全译码：剩下的地址线A17、A18、A19用于译码用于译码2024/7/2248存储器原理与接口(4)解答解答:偶存储体的地址范围偶存储体的地址范围：20000H3FFFEH（偶数）；奇存储体的地址范围：奇存储体的地址范围：20001H3FFFFH（奇数） 2024/7/2249存储器原理与接口(4)例例:三总线连接存储器三总线连接存储器现有两片现有两片512K的的RAM，要求作为，要求作为CPU8086的存储器，请：的存储器，请：q1）画出的）画出的8086的三总线与存储芯片的连接图，只的三总线与存储芯片的连接图，只需画出需画出RAM
37、端引入线但必须标注符号端引入线但必须标注符号;q2）分别说）分别说 明明 两片存储芯片的地址范围。两片存储芯片的地址范围。分析分析:q容量容量512K RAM 地址线右边地址线右边19根根.q8086 CPU 1片作为奇片片作为奇片,1片作为偶片片作为偶片q奇片片选奇片片选BHE;偶片片选偶片片选A0qCPU的的A1-A19 对应接两片对应接两片RAM的的A1-A19qAD0-AD7接偶片接偶片D0-D7; AD8-AD15接偶片接偶片D0-D72024/7/2250存储器原理与接口(4)解答解答:1）连线图）连线图 2）RAM1奇地址范围奇地址范围: 00001-FFFFFH ,RAM2偶地
38、偶地址范围址范围:00000-FFFFEH 。2024/7/2251存储器原理与接口(4)例例:三总线连接存储器三总线连接存储器试用试用64Kx8位的位的SRAM为为8086CPU设计一个存储器，设计一个存储器，容量为容量为128KB，地址从，地址从00000H开始，要求：开始，要求：q（1）采用全译码方式绘出相关连线图并标注。（）采用全译码方式绘出相关连线图并标注。（8分）分）q（2）写出存储器的地址范围。（）写出存储器的地址范围。（2分）分）2024/7/2252存储器原理与接口(4)解答解答:1）采用全译码方式绘出相关连线图并标注）采用全译码方式绘出相关连线图并标注 2）存储器的地址范围
39、：）存储器的地址范围：00000H-1FFFFH 。2024/7/2253存储器原理与接口(4)例例:三总线连接存储器三总线连接存储器图示图示CPU8086与与6264芯片连接图，要求：芯片连接图，要求：q（1）写出图中的）写出图中的6264-0与与6264-1存储芯片的地址范存储芯片的地址范围；（围；（4分）分）q（2）按）按18000-1BFFFH给定地址范围再接入给定地址范围再接入6264存储芯片，画出相关连线图并标注。（存储芯片，画出相关连线图并标注。（6分）分）2024/7/2254存储器原理与接口(4)解答解答:1）6264-0奇地址范围奇地址范围: 08001-0BFFFH 62
40、64-1偶偶地址范围地址范围:08000-0BFFEH 2）按）按18000-1BFFFH给定地址范围再接入给定地址范围再接入6264存储存储芯片，画出相关连线图并标注。芯片，画出相关连线图并标注。2024/7/2255存储器原理与接口(4)书上书上P.147图图5.162024/7/2256存储器原理与接口(4)书上书上P.147图图5.16 引脚号引脚号 A19 A18 A17 A16 A15 A2 A1 A0 A19 A18 A17 A16 A15 A2 A1 A0 十六进制十六进制Y0Y0最小地址最小地址 0 0 0 0 0 0 0 0 00000H0 0 0 0 0 0 0 0 00
41、000H 最大地址最大地址 0 0 0 0 1 1 1 1 0FFFFH0 0 0 0 1 1 1 1 0FFFFHY1Y1最小地址最小地址 0 0 0 1 0 0 0 0 10000H0 0 0 1 0 0 0 0 10000H 最大地址最大地址 0 0 0 1 1 1 1 1 1FFFFH 0 0 0 1 1 1 1 1 1FFFFHY2Y2最小地址最小地址 0 0 1 0 0 0 0 0 20000H0 0 1 0 0 0 0 0 20000H 最大地址最大地址 0 0 1 0 1 1 1 1 2FFFFH 0 0 1 0 1 1 1 1 2FFFFH 2024/7/2257存储器原理与接口(4)小结小结容量和地址线的关系容量和地址线的关系RAM特点特点ROM特点特点ROM和和RAM与与CPU连接特点连接特点ROM和和RAM在系统中实际地址的确定在系统中实际地址的确定2024/7/2258存储器原理与接口(4)存储器原理与接口(4)
