《模拟实训第四讲全解》由会员分享，可在线阅读，更多相关《模拟实训第四讲全解（63页珍藏版）》请在金锄头文库上搜索。
1、CMOS模拟集成电路实训模拟集成电路实训之版图设计之版图设计东南大学集成电路学院东南大学集成电路学院IC实验室实验室wangqing_ 2009.6全定制IC设计流程Circuit Schematic Circuit Schematic Circuit Schematic Circuit Schematic 电路图电路图电路图电路图Circuit Pre-simulation Circuit Pre-simulation Circuit Pre-simulation Circuit Pre-simulation 前仿前仿前仿前仿Layout Layout Layout Layout 版图版图版
2、图版图Design Rule Check Design Rule Check Design Rule Check Design Rule Check 电路规则检查电路规则检查电路规则检查电路规则检查Layout Vs. schematic Layout Vs. schematic Layout Vs. schematic Layout Vs. schematic 电路图版图对照电路图版图对照电路图版图对照电路图版图对照Parasitic Extraction Parasitic Extraction Parasitic Extraction Parasitic Extraction 寄生参数提
3、取寄生参数提取寄生参数提取寄生参数提取Circuit Post-simulation Circuit Post-simulation Circuit Post-simulation Circuit Post-simulation 后仿后仿后仿后仿内容内容版图制作的目的版图制作的目的版图制造的要求版图制造的要求标准标准CMOSCMOS工艺中常见器件工艺中常见器件避免电路中的各种效应避免电路中的各种效应实际版图绘制实际版图绘制DRC, design rule checkLVS, layout Vs. schematicParasitic Extraction半导体工艺步骤回顾半导体工艺步骤回顾硅片
4、制备硅片制备器件制备器件制备半导体工艺步骤半导体工艺步骤MOS管横切图MOS管分类NMOS有源区、多晶栅、p+/n+注入、金属空和线PMOSN阱、有源区、多晶栅、 p+/n+注入、金属空和线半导体工艺步骤半导体工艺步骤NWELLActiveTOTB注：此处为做晶体管的区域，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层。半导体工艺步骤半导体工艺步骤Poly GateGT半导体工艺步骤半导体工艺步骤p+/n+注入SPSN半导体工艺步骤半导体工艺步骤金属孔/线连接A1W1半导体工艺步骤半导体工艺步骤金属2孔/线连接W2A2实际操作一、实际操作一、CadanceCadance中实际图层表示中实际图层表
5、示布局半导体工艺步骤半导体工艺步骤版图绘制过程中常用的快捷键版图绘制过程中常用的快捷键shift+z/ctrl+z放大/缩小ctrl+d撤消选择s拖拽shift+c剪切shift+m合并k/shift+k标尺/去除标尺f适应屏幕shift+f显示调用版图u撤销上步操作g格点对齐F3调整画线角度内容内容版图制作的目的版图制作的目的版图制造的要求版图制造的要求标准标准CMOSCMOS工艺中常见器件工艺中常见器件避免电路中的各种效应避免电路中的各种效应实际版图绘制实际版图绘制DRC, design rule checkLVS, layout Vs. schematicParasitic Extrac
6、tion在尽可能小的硅片面积上，完成更多的电路绘制，并保证很好的成品率。绘制规则布局规则结构规则版图设计准则版图设计准则版图设计准则版图设计准则版图设计准则匹配寄生的优化加工过程中的非理想因素制版光刻的分辨率问题多层版的套准问题表面不平整问题流水中的扩散和刻蚀问题梯度效应解决办法遵循厂家提供的设计规则采取特殊版图画法，消弱制造误差抗干扰可靠性设计规则介绍设计规则介绍注：下面所说的间距如不特别说 明都是指最小间距 单位为um设计规则介绍设计规则介绍N-well设计规则a:N阱的内部互联2.5b:作为电阻的N阱宽度4.0c:与不同电势之间间距4.0d:与同电势之间的间距1.4e:与阱内n+注入层的
7、间距 0.4f:与阱外n+注入层的间距 2.1g:与阱内p+注入层的间距 1.3h:与阱外n+注入层的间距 0.8i:与划片线边界的间距8.0设计规则介绍设计规则介绍有源区面积(Active)a:有源区内部互联宽度0.5b:作为沟道宽度b1:对NMOS0.5b2:对PMOS0.6c:同一阱中不同有源区之间的距离c1:N+与N+有源0.8c2:P+与P+有源0.8c3:阱外N+与P+有源1.0c4:阱内N+与P+有源1.0Notes：最小场氧面积2um2最小有源区面积1um2设计规则介绍设计规则介绍多晶硅1(poly1)a:poly1内部互联宽度0.5b:poly1间距0.5c:NMOS沟道po
8、ly1的宽度c1:对常规阈值电压的NMOS和ROM核 0.5c2:对低阈值电压的NMOS1.0c3:对耗尽型NMOS2.0d:PMOS沟道poly1的宽度d1:对常规阈值电压的PMOS0.55d2:对低阈值电压的PMOS1.0d3:对耗尽型PMOS2.0e:poly1栅伸出管子有源区0.55f:poly1到管子有源区边界0.5g:poly1到有源区边界0.1h:作为电阻时poly1宽度1.0i:作为电阻时poly1间距1.0Notes：管子中最大poly栅面积100*100um2设计规则介绍设计规则介绍Poly2高阻(IM)a:最小宽度2.0b:最大间距1.0c:poly2上最小交叠间距1.0
9、d:交叠区到poly2的间距1.0e:高阻接触孔到交叠区0.6f:到有源区间距0.5g:与poly1电阻间距1.0h:禁止在IM上走线设计规则介绍设计规则介绍Poly2 (PC)a:电容中poly2宽度1.0b:poly2间距1.0c:到有源区间距0.5d:下极板(poly1)与极板(poly2)交叠 1.2e:电容的poly2与contact孔的交叠0.6f:poly2不能位于active内部g:做内部互连的poly2宽度0.8h:做电阻的poly2宽度1.0i:做电阻的poly2与 contact孔的交叠距离0.4与poly1的距离1.0除非是在poly电容中，否则poly2不能覆盖在po
10、ly1上设计规则介绍设计规则介绍P+注入面积(SP)a:P+注入的最小宽度0.8b:P+注入的最小间距0.8c:到有源区间距0.5d:P+注入与内部有源间距 0.5e:SP到多晶栅的最小空间 0.6f:SP覆盖contact的最小距离0.25g:对于poly1线性电阻g1:对P型poly1电阻，SP 覆盖poly1的最小距离0.5g2:对P型poly1电阻，SP 覆盖poly1的最小距离0.5设计规则介绍设计规则介绍contact(w1)a:最小&最大contact尺寸0.5*0.5b: contact到contact的最小 距离0.5c: active上active覆盖cintact的交叠c
11、1: P-active与contact交叠0.3c2: N-active与contact交叠0.15d: poly1上poly1与contact的交叠0.3e: poly2做内部互连时与contact 的交叠0.3f:active上contact距离栅的间距0.4g:在active区域不允许栅上有contact孔h:不允许在场氧区有contact孔i:poly1和poly2的contact到active距离0.4j:poly1的contact到poly2的距离1.8设计规则介绍设计规则介绍金属1(A1)a:金属1宽度0.6b:金属1到金属1的距离b1:线宽10um时的间距1.1c1: 金属1与
12、contact的交叠0.3c2: 当金属1宽度等于或大于10um 0.8d:两个转角和一个45度转角的 间隔必须满足最小间距要求Notes:1、1M的最大电流密度1.5mA/um 2、2M/3M的最大电流密度0.8mA/um 3、平行的金属线避免90度角， 请采用135度角代替 4、如果金属密度超过50%，请告知CSMC； 如果不足30%，请加入冗余金属 5、最小独立金属面积1.1*1.1设计规则介绍设计规则介绍Vial(W2)a:Vial尺寸a1:对于两层金属，最小的Vial尺寸0.55*0.55a2:对于三层金属，最小和最大的Vial尺寸0.55*0.55b: Vial到Vial的距离0.
13、6c1: 当金属1与Vial的交叠0.3c2:当金属1等于或大于10um时，与Vial的交叠0.8d:Vial到contact的距离0.0Notes：最大电流密度为1.5mA/Vial设计规则介绍设计规则介绍金属2(A2)a:金属2宽度0.7b:金属2到金属2的间距b1:如果金属2线宽10um 1.1c1: 与Vial的交叠0.3c2:当金属2等于或大于10um时，与Vial的交叠0.8d:两个独立的转角或者一个45度转角必须满足最小间距要求e:两条平行的金属避免90度角， 用135度角代替f:如果金属密度超过50%，请告知CSMC； 如果不足30%，请加入冗余金属Notes：最大电流密度 1
14、、对2M1.5mA/um 2、对3M0.8mA/um实际操作二、实际操作二、绘制满足设计规则的绘制满足设计规则的MOSMOS管管在尽可能小的硅片面积上，完成更多的电路绘制，并保证很好的成品率。绘制规则布局规则结构规则版图设计准则版图设计准则整体版图的布局考虑整体版图的布局考虑整体布局主要单元的形状大小以及位置安排电源和地的布局，输入输出引脚的放置等整体芯片的引脚，包括测试点主要单元电路的布局基准放置在芯片中间，最大范围的消除周边环境对他的影响振荡器放置的芯片的边缘，他产生高频信号，可能会对其他信号线产生串扰可以用一层电阻将大管子和其他电路隔离数字部分和模拟部分尽量分开放置，因为他们的电源线和地
15、线不同版图中的金属线尽量避免直角走线，直角尖端产生EMI,但在GHz下影响不明显拐角可等效为传输线上的容性负载，减缓上升时间做环地设计可提高抗噪声能力,并尽量加粗接地线，若很细抗噪声性能不好 地线电源线(1.2-2.5mm)信号线(0.2-0.3mm)在尽可能小的硅片面积上，完成更多的电路绘制，并保证很好的成品率。绘制规则布局规则结构规则版图设计准则版图设计准则特殊版图画法避免工艺影响特殊版图画法避免工艺影响dummy器件如果周边环境不同，会使工艺中的刻蚀率不同，比如：线宽大，刻蚀率大，刻蚀的快。刻蚀的快慢会影响线电阻等电学参数。匹配对称差分对管、有源负载、电流镜、电容阵列、电阻阵列等要求匹配
16、良好的子模块。电阻的电阻的dummy及匹配及匹配电容的电容的dummy及匹配及匹配基本差分对管将20/1的管子拆成两个10/1的管子，可实现更好的匹配效果匹配性要求高的对管(如差分输入对管)时，采用交叉对称的结构比较好 差分对的管子位置和连线长短都要对称，能合为一条线的连线就要合；差分对主要使VGS匹配。尺寸较大的管子拆成小管并联时，在两端加上dummy gate，可保证比较精确的电流匹配。而且这种dummy gate的宽度可以比实际的栅宽小。各个小管子的gate 最好用metal联起来，如果用poly连会引起刻蚀率的偏差MOS管的管的dummy及匹配及匹配特殊版图画法避免工艺影响特殊版图画法
17、避免工艺影响电流镜、偏置电流成比例关系的MOS管，应使电流方向一致，版图中晶体管尽量同向，电流镜主要使ID匹配。特殊版图画法避免工艺影响特殊版图画法避免工艺影响内容内容版图制作的目的版图制作的目的版图制造的要求版图制造的要求标准标准CMOS工艺中常见器件工艺中常见器件避免电路中的各种效应避免电路中的各种效应实际版图绘制实际版图绘制DRC, design rule checkLVS, layout Vs. schematicParasitic Extraction版图中常见器件版图中常见器件MOS晶体管集成电阻集成电容寄生二极管和三极管版图中常见器件版图中常见器件MOS晶体管晶体管WellN-w
18、ell/P-well & Cold-well/Hot-well常用N-Well单阱工艺Cold-well衬底接最高电位，会有衬偏效应Hot-well衬底接源极，可消除衬偏，此时注意在schematic中标注一下，画版图的时候特别注意接触孔MOS管的s/d极一般通过Metal连接出去，这样会出现两种电阻Metal到Active的电阻，通过多打contact孔形成多个电阻并联，可以减小这个电阻Active电阻，就是contact孔到poly一段上Active电阻，孔距poly的距离越近，这个电阻越小版图中常见器件版图中常见器件差分对管差分对管的面积适当做大,可以降低噪声。可将w/l按比例变大常用N
19、-Well单阱工艺大尺寸MOS管W较大的管子应拆成小单元并联拆分原则： 每个单元的电阻要小于所有单元连起来后的总和大尺寸驱动电路中的MOS管或电源电路中的功率管,由于尺寸巨大,都有其特殊的画法。基本画法华夫饼式曲栅画法MOS晶体管晶体管版图中常见器件版图中常见器件大尺寸MOS晶体管基本画法基本画法将大管子画成叉指结构，用Metal连接Poly栅的两端来降低栅极电阻，同时防止信号衰减改进改进将管子分成几部分，做衬底隔离。可以更好的防止闩锁效应华夫饼式华夫饼式在只有一个接触孔的情况下，此结构具有更好的填充密度。接触孔少，金属连线电阻影响会很大；接触孔多，面积相应增大很多沟道中存在很多尖锐的拐角，此
20、区域发生雪崩的电压低于其他部分。可对方形s/d的拐角采用圆角或者斜面可消除此问题曲栅式曲栅式增加了栅极宽度，且栅极条的排列能够更加紧密；在不牺牲跟多芯片面积的同时，可以容纳更多的接触空。采用135度弯曲不易发生局部雪崩击穿；s/d接触孔对角放置可增加s/d限流作用，从而改善在极限条件下的稳定性。适用于经常发生瞬态过载的情况版图中常见器件版图中常见器件寄生二极管和三极管CMOS工艺中的BJT管是寄生的，没有专门的工艺层。P+作发射极，N-well做基极，P-sub做集电极寄生BJT管很少用作放大管，一般都改接成二极管用。另外，工艺中没有参数来确定寄生BJT管的各项参数，批次之间差别很大， 的变化
21、较大。常用规格5v5/10v10/20v20通常做成1:8或者1:24效果最好注意 bjt版图最外层需要加一层DIODE辅助层，否则cadence认不出来这是个bjt管 电阻的种类电阻的种类N-well电阻、N+/P+/poly电阻、High Resister、Thin-Film、Metal电阻温度系数、电压系数和方块电阻不同N-well:方块电阻较合理、任何工艺中都可应用；但温度系数很差High Resister:一般用poly2层实现(或者工艺厂提供另外的一层用作高阻，如Poly1等，需要由工艺厂商来确定)。需要poly2和High-Resister层Thin-Film:温度系数很小，精度
22、很高，但工艺难度较大层叠画电阻层叠画电阻当受到版图面积限制时，可用层叠的两层来画电阻，如下层用N-well电阻，上层用Poly电阻，互不影响版图中常见器件版图中常见器件电阻版图中常见器件版图中常见器件电容MOS 电容、PIP电容MOS 电容：一般用MOS管的Cgs、Cgd的寄生电容。只用在一端接地的情况下。因为Csb、Cdb的存在，采用其他连接方法，会对电容值产生较大的影响，因此用接地连接，将这两个电容短路PIP电容：poly-poly电容，若需匹配、精确的电容，如振荡器中的电容，可以采用pip电容。复合电容：Metal-poly2-poly1电容，相当于两个电容的并联，基本也是出于对面积的考
23、虑，进行电容的重叠，实际上Metal-Poly2电容较小，还是Poly1 -Poly2电容起主要作用。类似的还可以做其他的层叠电容。ESD电路时集成电路上专门用来做静电放电防护的。电路时集成电路上专门用来做静电放电防护的。人体放电模式、机器放电模式、组件充电模式、电场感应模式人体放电模式和机器放电模式中静电都是来自外界，ESD防护电路做在焊垫PAD旁边。输出级大尺寸的PMOS和NMOS组件本身就可当作ESD防护组件来用，但布局有特定要求。ESD版图中常见器件版图中常见器件实际操作三、实际操作三、绘制基本电阻、电容、三极管绘制基本电阻、电容、三极管内容内容版图制作的目的版图制作的目的版图制造的要
24、求版图制造的要求标准标准CMOSCMOS工艺中常见器件工艺中常见器件避免电路中的各种效应避免电路中的各种效应实际版图绘制实际版图绘制DRC, design rule checkLVS, layout Vs. schematicParasitic Extraction各种负面效应各种负面效应电迁移效应电迁移效应当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线在接触孔周围，电流比较集中，电迁移效应更加容易发生根据电路在最坏情况下的电流值来决定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移大面积敷金属线大面积敷金属线金属在制作过程中会长时间受热，热量不易散发，产生金属膨胀、 脱离现
25、象，因此在大面积金属线上映将其开窗口，设计成网状天线效应天线效应长金属线(面积较大的金属线)在刻蚀的时候，会吸引大量的电荷(因为工艺中刻蚀金属是在强场中进行的)，这时如果该金属直接与管子栅(相当于有栅电容)相连的话，可能会在栅极形成高电压会影响栅极氧化层的质量，降低电路的可靠性和寿命。用另外一层更高一层的金属来割断本层的大面积金属金属线中寄生电阻和寄生电容效应金属线中寄生电阻和寄生电容效应 寄生电阻会使电压产生漂移，导致额外噪声的产生镜像电流源内部的晶体管在版图上应该放在一起 ，然后通过连线引到各个需要供电的模块 。加粗金属线 存在对称关系的信号的连线也应该保持对称，使得信号线的寄生电阻保持相
26、等 。寄生电容耦合会使信号之间互相干扰避免时钟线与信号线的重叠 两条信号线应该避免长距离平行，信号线之间交叉对彼此的影响比二者平行要小输入信号线和输出信号线应该避免交叉对于易受干扰的信号线，在两侧加地线保护； 模拟电路的数字部分，需要严格隔离开版图中常见器件版图中常见器件需避免的效应需避免的效应闩锁效应闩锁效应最常见的Latchup诱因是电源、地的瞬态脉冲。因此对于电路中有连接到电源或地的MOS管，周围需要加保护环。闩锁效应消除方法nmos和pmos隔的尽可能远，中间加隔离，即采用全包的衬底层，注意衬底上一定要打contact接触孔，并且尽量多打，可减小R1、R2电阻。为了更好的破坏latch
27、-up的正反馈环，可在每个管子的全包的衬底层外再包一层相反性质的隔离层。 N管的周围应该加吸收少子电子的N型保护环(ntap)，ntap环接vdd；P管的周围应该加吸收少子空穴的P型保护环(ptap)，ptap环接gnd。双环对少子的吸收效果比单环好。当然，在条件允许的情况下，这种交叉隔离层越多越好保护环要起到有效的作用就应该使保护环宽度较宽、电阻较低，而且用深扩散材料需避免的效应需避免的效应衬底噪声衬底噪声(substrate noise)产生原因源、漏-衬底pn结正偏导通，或者电源连线接点引入的串绕，使得衬底电位会产生抖动偏差，这称为衬底噪声。 解决方法对于轻掺杂的衬底，要用保护环把敏感部
28、分电路包围起来 把gnd和衬底在片内连在一起，然后由一条线连到片外的全局地线,使得gnd和衬底的跳动一致，也可以消除衬底噪声 。场屏蔽作用：每个block外围一层金属(ptap)，使每单元模块同电势，而且模块之间不相互影响。内容内容版图制作的目的版图制作的目的版图制造的要求版图制造的要求标准标准CMOSCMOS工艺中常见器件工艺中常见器件避免电路中的各种效应避免电路中的各种效应实际版图绘制实际版图绘制DRC, design rule checkLVS, layout Vs. schematicParasitic Extraction版图实例版图实例基本二级放大器Differential-inp
29、utfirst stageCommon-sourcesecond stageBiasM5M1,2M3,4,7CcM6M16Vin -Vin +Vout版图实例版图实例基本二级放大器版图实例版图实例基本二级放大器Transistor SizeM1 : W = 8u, L = 2uM1 : W = 8u, L = 2uM1 : W = 4u, L = 2u, M=2M1 : W = 4u, L = 2u, M=211112222版图实例版图实例基本二级放大器55555555Dummy CellTransistor SizeM5 : W = 10u, L = 1u, M = 5版图实例版图实例基本二
30、级放大器Transistor SizeM3 : W = 22u, L = 2uM4 : W = 22u, L = 2uM7 : W = 200u, L = 2u3Dummy Cell477777777版图实例版图实例基本二级放大器Transistor SizeM6 : W = 10u, L = 1u, M = 2266666666Dummy Cell66版图实例版图实例基本二级放大器CapacitanceCc : 3pFDummy Cell版图实例版图实例基本二级放大器Take off the Dummy Cell !Post-Simulation版图实例版图实例带隙基准版图实例版图实例带隙基准版图实例版图实例带隙基准
