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1、实验四、多通道数据分时传送系统2012019090013 李旭冬、设计思路：多通道数据分时传送系统原理是，通过数据选择器将并行数据分时一一送出，再通过数据分配器（用译码器实现）将接收到的串行数据分配到其各个相应的输出端口，从而恢复原来的并行数据数据分配器选用74x154，为416线译码器，数据选择器选用74x151，为8选1数据选择器。74hc154 功能表：输入输出G1G2DCBAQ0Q1Q2Q3Q4Q5Q6Q7Q8Q9Q10Q11Q12Q13Q14Q15000000011111111111111100000110111111111111110000001101111111111111000
2、0011110111111111111000100111101111111111100010111111011111111110001101111110111111111000111111111101111111100100011111111011111110010011111111110111111001010111111111101111100101111111111111011110011001111111111110111001101111111111111101174hc151 功能表：输入输出En_LS2S1S0YY_L1XXX010000D0D00001D1D10010D2D20
3、011D3D30100D4D40101D5D50110D6D60111D7D7由于74hc154为416译码器，故需要两片74ls151,级联成161多路复用器。故多通道数据分时传送系统真值表为：（令并行数据为 D0,D1， D2， D3， D4， D5， D6， D7， D8， D9D10， D11， D12， D13， D14， D15）D0C0输入Q10D100000000000000B0A0Q0 D0 0 0 0 0 0 0 0 0 0 0 0 0 0 0Q2Q3Q4Q5Q60000000000D200000D300000D400000D500000D60000000000000000
4、00000000000000000000000000000输出Q7Q8Q9Q100000000000000000000000000000D70000D80000D90000D1000000000000000000000Q11Q12Q13Q14Q150000000000000000000000000000000000000000000000000000000D1100000D1200000D1300000D1400000D15二、电路图：U2U7A4001BD 5V4001BD_5VU11AU6A=X-4001BD 10VU5A4081BD_5V4001BD_5VU8A4001BD_5V U9A
5、4001BD_5V U10A4001BP_5V U14A4001BD_5V U11C4001BD_5V U14B4001BD_5VU8B4001BD_5V U13B4001BD_5V U12A4001BD_5V U9C4001BD_5V U15A4001BP_5V U9BU16B4001BD_5V*三、Verilog仿真：1.仿真代码：timescale 1ns / 1psmodule system(En,X,Choose,Q);input 0:15 X;input 3:0 Choose;input En;output 0:15 Q;reg 0:15 Q;integer i;initial begin Q=16b0;endalways (*)beginif(En)for(i=0;i )：o5riT!
