EDA四人抢答器设计

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1、目录前言11 软件及语言相关介绍21.1quartus 软件介绍及功能21.2VHDL语言介绍32 设计要求与说明52.1 抢答器鉴别模块52.2回答计时模块52.3 计分模块52.4 顶层文件综合模块53 单元模块电路设计73.1 抢答器鉴别模块73.1.1 设计原理图73.1.2编译报告73.1.3仿真结果83.1.4 设计说明83.2计时模块83.2.1 设计原理图83.2.2编译报告93.2.3 仿真结果93.2.4 设计说明93.3 计分模块103.3.1 计分模块原理图103.3.2 编译报告113.3.3 仿真结果113.3.4设计说明113.4顶层文件模块123.4.1 顶层模

2、块原理图123.4.2编译报告123.4.3 仿真结果133.4.4 设计说明13心得体会14参考文献15附录 顶层文件源程序16前言现代电子产品几乎渗透了社会的各个领域 EDA 技术是电子设计的发展趋 势，EDA工具从数字系统设计的单一领域，应用范围已涉及模拟、微波等多个 领域，可实现各个领域电子系统设计的测试、设计仿真和布局布线等。设计者只 要完成对电子系统的功能描述，就可利用计算机和EDA工具，进行设计处理， 最终得到设计结果。随着大规模集成电路技术和计算机技术的不断发展，即便是普通的电子产品 的开发， EDA 技术常常使一些原来的技术瓶颈得以轻松突破，从而使产品的开 发周期大为缩短、性

3、价比大幅度提高。不言而喻， EDA 技术将迅速成为电子设 计领域中的极其重要的组成部分。从目前的EDA技术来看，其发展趋势是政府 重视、使用普及、应用广泛、工具多样、软件功能强大。在信息通信领域，要优先发展高速宽带信息网、深亚微米集成电路、新型元 器件、计算机及软件技术、第三代移动通信技术、信息管理、信息安全技术，积 极开拓以数字技术、网络技术为基础的新一代信息产品，发展新兴产业，培育新 的经济增长点。这次设计的题目为四人抢答器，主要从抢答、计分和计时模块加以设计，然 后将之综合起来，抢答共分四路，当有一路抢答成功之后将封锁其他路的抢答请 求消息，直至主持人按下复位键并开始新一轮的抢答。计时部

4、分主持人可以通过 外部按钮自动设置计时的初始值，最大计时为59s,并且计时结束时带有警报信 号以起到警示的作用，若时间未到还可通过外部按键防止警报信号响起。计分部 分对于锁定的选手每答对一题加一分，答错一题减一分，其他选手的分不变，对 于选手的锁定通过前面抢答模块的台数显示状态的传递来实现。通过用 VHDL 语言对每个模块的功能加以实现，最后撰写顶层文件将每个分模块加以综合使之 成为一个整体。用 VHDL 语言编写各模块的功能，实现现实的模拟，然后用波 形图对每个模块进行仿真，以检验设计 VHDL 代码的正误并对程序不断改进， 直至仿真波形达到理想的效果，最后将代码通过管脚锁定下载到硬件实验箱

5、上， 用硬件显示进一步检验设计的效果。这次我们使用的是Cyclone III实验箱，型号 是EP3C40Q240C8，共有240个引脚。1 软件及语言相关介绍1.1quartus 软件介绍及功能Quartus II是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、 VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多种设计输入 形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tc 1脚本完成 设

6、计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一， 功能集中，易学易用等特点。Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模块库， 使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第 三方 EDA 工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三 方 EDA 工具。此外， Quartus II 通过和 DSP Builder 工具与 Matlab/Simulink 相结合，可以 方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发， 集系统级设计、嵌入式软件

7、开发、可编程逻辑设计于一体，是一种综合性的开发 平台。Maxplus II 作为 Altera 的上一代 PLD 设计软件，由于其出色的易用性而得 到了广泛的应用。目前 Altera 已经停止了对 Maxplus II 的更新支持， Quartus II 与 之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II中 包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成 了 SOPC 和 HardCopy 设计流程，并且继承了 Maxplus II 友好的图形界面及简便 的使用方法。Altera Quartus I

8、I 作为一种可编程逻辑的设计环境, 由于其强大的设计能力 和直观易用的接口，越来越受到数字系统设计者的欢迎。Quartus II 提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑 设计的全部特性，包括：可利用原理图、结构框图、 VerilogHDL、 AHDL 和 VHDL 完成电路描述，并将其保存为设计实体文件；芯片（电路）平面布局连线编辑； LogicLock 增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能 影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真 与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用 SignalTap II 逻

9、辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们 链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位 编译错误；高效的期间编程与验证工具；可读入标准的 EDIF 网表文件、 VHDL 网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件 和Verilog网表文件。1.2VHDL 语言介绍VHDL 的 英 文 全 名 是 Very-High-Speed Integrated Circuit Hardware Description Language，诞生于 1982 年。1987 年底，VHDL 被 IEEE 和美国国 防部确认为

10、标准硬件描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具 有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的 计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可 以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口） 和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个 设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调 用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然 具有很

11、多其他硬件描述语言所不具备的优点。归纳起来，VHDL语言主要具有以 下优点：（1）VHDL 语言功能强大，设计方式多样VHDL语言具有强大的语言结构，只需采用简单明确的VHDL语言程序就 可以描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。此 外， VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现，这 是其他硬件描述语言所不能比拟的。 VHDL 语言设计方法灵活多样，既支持自 顶向下的设计方式，也支持自底向上的设计方法； 既支持模块化设计方法，也 支持层次化设计方法。（2）VHDL 语言具有强大的硬件描述能力VHDL 语言具有多层次的电路设计描述功能，既可描述系

12、统级电路，也可 以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述， 也可以采用三者的混合描述方式。同时， VHDL 语言也支持惯性延迟和传输延 迟，这样可以准确地建立硬件电路的模型。 VHDL 语言的强大描述能力还体现 在它具有丰富的数据类型。 VHDL 语言既支持标准定义的数据类型，也支持用 户定义的数据类型，这样便会给硬件描述带来较大的自由度。（3）VHDL 语言具有很强的移植能力VHDL 语言很强的移植能力主要体现在： 对于同一个硬件电路的 VHDL 语言描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另 一个综合器上或者从一个工作平台移植到另一个工

13、作平台上去执行。（4）VHDL 语言的设计描述与器件无关采用 VHDL 语言描述硬件电路时，设计人员并不需要首先考虑选择进行设 计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化，而不 需要考虑其他的问题。当硬件电路的设计描述完成以后， VHDL 语言允许采用 多种不同的器件结构来实现。(5) VHDL 语言程序易于共享和复用VHDL 语言采用基于库 ( library) 的设计方法。在设计过程中，设计人员可 以建立各种可再次利用的模块，一个大规模的硬件电路的设计不可能从门级电路 开始一步步地进行设计，而是一些模块的累加。这些模块可以预先设计或者使用 以前设计中的存档模块，将这些

14、模块存放在库中，就可以在以后的设计中进行复 用。由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语 言，因此它可以使设计成果在设计人员之间方便地进行交流和共享，从而减小硬 件电路设计的工作量，缩短开发周期。2 设计要求与说明本设计共分为三大模块：抢答器鉴别模块、回答计时模块、记分模块，最后 是顶层文件综合模块。2.1 抢答器鉴别模块在这个模块中主要实现抢答过程中的抢答功能，可以记录抢答者的台号，并 且能实现当有一路抢答按键按下时，该路抢答信号将其余各路抢答信号封锁并发 出警报的的功能，直至主持人按下复位键警报声停止，在主持人的允许下开始新 一轮的抢答。其中有四个抢答信号a、

15、b、c、d；抢答使能信号en；抢答与警报时钟信号 elk；系统复位信号rst；抢答台号状态显示信号state；警报信号ring。2.2 回答计时模块在这个模块中主要实现回答开始后的计时功能，时间以倒计时显示，当显示 00 时警报响起以提醒时间选手到停止回答，当主持人按下复位键后警报解除且 时间显示初始值，如果时间未到参赛选手回答完，此时主持人按下停止键以防止 警报响起并且时间显示初始值，同时主持人还可以通过两个按键分别对个位和十 位的初始值进行设置，可以根据实际情况确定回答时间的长短，以免造成时间的 浪费。其中有计时脉冲信号elk,使能信号enl,复位信号rst，回答完时间未到计 时停止信号s

16、top，计时时间预设置信号ta、tb，其中ta、tb分别对个位和十位进 行控制，并且按一下相应位数字减1,以及时间预设置使能信号lad，只有高电 平时有效，输出警报信号warn，两位时间显示输出digitl、digit2。2.3 计分模块在这个模块中主要对各位选手的得分进行控制，答对一题加一分，答错一题 减一分，否则没有变化。其中主要有输入脉冲信号elk,复位信号rst2以对选手的分数进行初始化， 加减分使能信号en，加减分控制信号add，参赛选手台号显示信号state，输出有 a、 b、 e、 d 分数显示信号 a_out、 b_out、 e_out、 d_out。2.4 顶层文件综合模块在这个模块中主要将前三个模块