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1、西安交通大学实验报告成绩第页(共 页)课程电子技术实验 实 验 日 期 ：年月日专业班号：电气 12组别：交 报 告 日 期 ：年月日姓 名：高加西学号： 2110401039 报 告 退 发 ：(订正、重做)同 组 者_ 教师审批签字：实验名称： 基于 HDL 的组合逻辑实验4.1逻辑门实验4.1.1 实验目的 学习使用ISE软件生成一个新工程文件 学习使用HDL进行电路设计 学会编辑顶层文件和用户约束文件 熟悉仿真及综合及实现还有 FPGA 配置等 熟悉在 BASYS2 开发板上的简单外围设备的控制 4.1.2实验代码使用HDL设计新的逻辑功能。源文件如下：module gate2( in
2、put a, input b, input c, input d, output z );assign z=(a&b)|(c&d);endmodule约束文件如下：NETaLOC=P11;NETbLOC=L3;NETcLOC=K3;NETdLOC=B4;NETzLOC=M5; 仿真测试文件如下#100a=0;b=0;c=0;d=1;#200a=0;b=0;c=1;d=0;#200a=0;b=0;c=1;d=1;#200a=0;b=1;c=0;d=0;#200a=0;b=1;c=0;d=1;#200a=0;b=1;c=1;d=0;#200a=0;b=1;c=1;d=1;#200a=1;b=0;c
3、=0;d=0;#200a=1;b=0;c=0;d=1;#200a=1;b=0;c=1;d=0;#200a=1;b=0;c=1;d=1;#200a=1;b=1;c=0;d=0;#200a=1;b=1;c=0;d=1;#200a=1;b=1;c=1;d=0;#200a=1;b=1;c=1;dK?声F：耳jT I越lii 空rInstanoe and Process Name b gatm2twtSirnuIxiAi Ob.icccs fur oaces知Uli -ill 沁回Object Name 工鬧uea曙a1匸an? ffX茁血冲 Thia ii i Full wrMCfl di5inllM
4、F KJCidtiGh 河p SlfFidADjf if dorig draih irikiallZHii prc g EW 寸.0 回 | 壬 H* III a4.3多路选择器实验源文件如下：module MUX(input wire a, input wire b, input wire c, input wire d, input wire s1, input wire s2, output wire y );assign y=(a&(s1)&(s2)|(b&(s1)&(s2)|(c&(s1)&(s2)|(d& (s1)&(s2);endmodule约束文件如下：NETs1LOC=P11
5、;NETs2LOC=L3;NETaLOC=K3;NETbLOC=B4;NETcLOC=G3;NETdLOC=F3;NETyLOC=M5; 仿真测试文件如下：#100a=1;b=0;c=0;d=0;s1=0;s2=0;#400a=0;b=1;c=0;d=0;s1=0;s2=1;#400a=0;b=0;c=1;d=0;s1=1;s2=0;#400a=0;b=0;c=0;d=1;s1=1;s2=1;end结果截图如下：4.3七段译码器实验实验代码如下：module x7seg( input wire7:0x, input wire clk, input wire clr,output reg6:0a
6、_to_g,output reg3:0an);wire 1:0s; reg 3:0digit; reg19:0clkdiv;assign s=clkdiv19:18; always(*)case(s)0:digit=x7:4;1:digit=x3:0;2:digit=0;3:digit=0; default:digit=x7:4;endcasealways(*)case(digit)0:a_to_g=7b0000001;1:a_to_g=7b1001111;2:a_to_g=7b0010010;3:a_to_g=7b0000110;4:a_to_g=7b1001100;5:a_to_g=7b0
7、100100;6:a_to_g=7b0100000;7:a_to_g=7b0001111;8:a_to_g=7b0000000;9:a_to_g=7b0000100;hA:a_to_g=7b0001000;hB:a_to_g=7b1100000;hC:a_to_g=7b0110001;hD:a_to_g=7b1000010;hE:a_to_g=7b0110000;hF:a_to_g=7b0111000; default:a_to_g=7b0000001;endcasealways(*)begin an=4b1111;ans=0;endalways(posedge clk or posedge
8、clr) beginif(clr=1)clkdiv=0;elseclkdiv=clkdiv+1;endendmodule约束文件如下： NETa_to_g0LOC=M12; NETa_to_g1LOC=L13;NETa_to_g2LOC=P12;NETa_to_g3LOC=N11;NETa_to_g4LOC=N14;NETa_to_g5LOC=H12;NETa_to_g6LOC=L14;NETan3LOC=K14;NETan2LOC=M13;NETan1LOC=J12;NETan0LOC=F12;NETclkLOC=B8;NETclrLOC=G12;NETx0LOC=P11;NETx1LOC=L3;NETx2LOC=K3;NETx3LOC=B4;NETx4LOC=G3;NETx5LOC=F3;NETx6LOC=E2;NETx7LOC=N3;
