《3篇5章习题解答.doc》由会员分享，可在线阅读，更多相关《3篇5章习题解答.doc（30页珍藏版）》请在金锄头文库上搜索。
1、第三篇 第5章习题题3.5.1 由或非门构成的基本RS触器如图题3.5.1所示,已知输入信号A、B的波形，试画出触发器输出端的波形,并说明基本RS触发器对输入信号约束的必要性。（假定触发器的初始状态为“0”） 图题 3.5.1 解：因为对或非门讲，当RD、SD都为0时，原状态不会改变，而RD和SD都是高电平时，强制为低电平，只有在RD和SD都为高电平同时变为低电平时，的状态难以确定（即，哪一个为高电平无法明确决定，但是一高一个低的状态是稳定的）。根据提供的波形图，画出，的波形如图所示。 题3.5.2 图题3.5.2是应用基本RS触发器消除机械弹跳的逻辑电路，试说明其工作原理并体会触发器的保持功
2、能。 图题 3.5.2解：由基本RS触发器构成消除机械弹跳时的原理可以用波形加以说明。当机械开关S从上端打到下端时，触点已离开了上端，但下端有一个接触和非接触的过程，决定于触点的弹性好坏。波形说明开关离开上端，在下端弹跳几下的情况。由于，触发器的输出处于保持功能。所以虽然机械开关有弹跳，但触发器的输出状态是稳定的。题3.5.3 在钟控（电平控制）RS触发器（教材图3.5.5（a）所示）中，S、R、CP端加入如图题3.5.3所示波形，试画出Q端的波形（设初态为“0”）。 图题 3.5.3解：在钟控RS触发器（即同步RS）中，在R=S=1时，而如若RS同时变为“0”后，的状态将不能确定，现在RS同
3、时为1后不同时为“0”，所以有如下波形。题3.5.4 试写出图题3.5.4各触发器的次态逻辑函数表达式。图题 3.5.4解：(a)电路：；(b)电路：；(c)电路：；(d)电路：；题3.5.5 试写出图题3.5.5各触发器的次态逻辑函数表达式。 (a) (b) (c) (d)图题3.5.5解：(a)电路：(b)电路：(c)电路：(d)电路：题3.5.6 根据图题3.5.6所示电路及A、B、C波形，画出触发器Q端的波形。（设触发触器初态为“0”）。图题 3.5.6解：如果，则是一个计数触发器（翻转触发器），加了异或门后，只有当异或门输出高电平时，才满足，所以画出的波形图如图所示。题3.5.7 设
4、图题3.5.7中各个边沿触发器初始状态皆为“0”状态，试画出连续六个时钟周期作用下，各触发器Q端的波形。图题 3.5.7解：F1是D触发器，上升沿触发，其波形为 F2是D触发器接成的计数触发器，下降沿触发，所以有波形为：F3是D触发器，上升沿触发，其波形为：F4是JK触发器，下降沿触发，由于JK=1，所以是计数触发器，其波形为：F5是JK触发器，下降沿触发，由于J=Q、K=，所以是触发器，其波形为： F6是JK触发器，下降沿触发，由于J=“1”、K=，所以触发器翻转成“1”态后，一直保持在“1”态，其波形为：F7是JK触发器，下降沿触发，由于J=“Q”、K=“1”，所以触发器翻转成“1”态后，
5、一直保持在“1”态，其波形为：F8是JK触发器，下降沿触发，由于J=“”、K=“1”，所以触发器工作在计数型，即来一个CP脉冲就翻转一次，其波形为：图3.5.8 由负边沿JK触发器组成的电路及其CP、J端输入波形如图题3.5.8 所示，试画出Q端的波形（设初态为“0”）。图题 3.5.8解：该题注意到R复位端的作用后，画出的波形如图所示：题3.5.9 图题3.5.9所示电路为CMOS JK 触发器构成的双相时钟电路， 试画出电路在CP作用下，QA和QB的波形（设初态Q为“0”态）。图题3.5.9解：JK触发器本身接成了计数型触发器，所以只要先画出的波形，就不难画出的波形了。其波形如图所示。CP
6、 题3.5.10 由维阻D触发器和边沿JK触发器组成的电路如图题3.5.10（a）所示，各输入端波形如图（b）。当各触发器的初态为“0”时，试画出Q1和Q2端的波形，并说明此电路的功能。（a） （b）图题 3.5.10解：该题由二种功能和二种边沿的触发器组成，要注意复位端的作用。其波形如图所示。 电路是一个单脉冲触发器，即只要B触发一次，才输出一个B周期的脉宽脉冲。题3.5.11 图题3.5.11所示电路为由CMOS D触发器构成的三分之二分频电路（即在A端每输入三个脉冲，在Z端就输出二个脉冲），试画出电路在CP脉冲作用下，Q1、Q2、Z各点波形。设初态Q1=Q2=“0”。图题 3.5.11解
7、：这是一个分频电路，其波形为： 题3.5.12 试用一个CMOS D触发器，一个“与”门及二个“或非”门构成一个JK触发器。解： 这是将D功能触发器转换为JK功能触发器的一个功能转换电路，转换的的基本思路如图所示： 因为D触发器的特性方程为：,而触发器的特性方程为 所以，所以电路为： 题3.5.13 由负边沿JK触发器组成的电路及CP、A的波形如图题3.5.13所示，试画出QA和QB的波形。设QA的初始状态为“0”。图题3.5.13解：在画该电路的波形时，注意有二个复位信号，其它按JK触发器的功能画即可。CP 题3.5.14 由维阻D触发器和负边沿JK触发器构成的电路及CP、和的波形如图题2.
8、4.14所示，试画出Q1和Q2的波形。 图题 3.5.14解：该题请注意维阻D是上升沿触发，而JK触发器是下降沿触发后画出的波形如下：CPDQ1Q2 题3.5.15 图题3.5.15给出了JK触发器和门电路构成的串行数据比较器（输入为两路串行数据Ai和Bi，输出为比较结果），清零后送入数据进行比较。试分析后在Z1、Z2、Z3输出端标明三种比较结果（AB或AB或A和B相等（A=B）。并填写题表3.5.15真值表的输出栏。图题 3.5.15题表2.5.15真值表清 除输 入输 出（ ）（ ）（ ）0100101110111解：清 除输 入输 出CrAiBiZ1(AB)Z2(AB)Z3(A=B)00
9、0110000保持10101011010011100保持题3.5.16 试绘画出D触发器、JK触发器、T触发器的状态转换图（也称状态转移图）；解：D触发器具有二个逻辑功能，即置“0”，和置“1”。 其状态转换图为：JK触发器具有4种功能，置“0”、置“1”、保持和翻转，其状态转换图为：T触发器具有2种功能，保持和翻转功能，其状态转换图为：题3.5.17试回答触发器相关的概念:（1）决定初态的直接置“0”（置“1”）与电平或边沿触发器的置“0”（置“1”）功能有什么区别？直接置“0”（置“1”）主要应用在哪些场合？（2）为什么直接置“0”（置“1”）又称作异步置“0”（置“1”）？（3）基本RS
10、触发器、电平触发器和边沿触发器中，哪种触发器的抗干扰能力最强？（4）请解释边沿触发器中驱动输入端的建立时间。（5）触发器的逻辑功能有哪几种描述方法?（6）触发器输入端和输出端的电气特性与同样工艺的门电路的电气特性是否一致？解：（1）直接置“0”（置“1”）是利用这二端的电平，直接把触发器置成“0”状态或是“1”态，它用于需要决定初始状态的场合。而置“0”和置“1”功能是通过时钟脉冲（有电平、也有边沿）控制将触发器数据输入端的数据（“0”或“1”）打入触发器中。它用在存储数据场合。（2）因直接置“0”和置“1”是直接由和这两端实现，不需要CP脉冲，所以称异步。而通过CP脉冲控制将数据端数据存入触
11、发器，则该数据端称为同步输入端，以示区别。（3）基本RS触发器只由两个与非门或两个或非门输入/输出交叉连接实现功能，有干扰时可能直接改变触发器的状态；而电平触发器将在控制时钟CP的低电平或者高电平期间，都将接收数据端的数据，从而抗干扰能力也差。边沿触发器只有在时钟脉冲的上升沿和下降边沿的极短时间内接收数据端的数据，其它时间将数据端封锁，所以抗干扰能力极强，状态翻转可靠，目前的产品都属这一类。（4）边沿触发器虽然在上升沿或下降边沿接收数据，并完成翻转，但数据必须在边沿到达前有效，（如上升沿触发时，数据必须比上升沿早到的最短时间，这时间由组成触发器的电路结构决定）。（5）触发器的逻辑功能描述有：真
12、值表描述、次态逻辑函数描述、状态转换图描述、卡诺图描述、时序图描述等几种。（6）触发器由各种逻辑门电路组成，因此其输入和输出电气特性应该和同一工艺的门电路一样。题3.5.18 简述同步和异步时序逻辑电路的一般分析方法。解：分析一个时序逻辑电路，其目的是分析电路的逻辑功能，其方法通常为：写出各个触发器的驱动方程、特性方程和输出方程，将驱动方程代入特性方程求出状态方程，然后依次设定触发器的初始状态，求出次态和电路输出状态。画出状态转换图和列出状态转换真直表，最后得出电路的功能结论。题3.5.19 解释时序逻辑电路的自启动概念。解决自启动主要有哪几种方法，各有什么优缺点？解：时序电路的自启动是指：当
13、电路状态进入该电路可能有的状态中的任何一个状态时，在时钟脉冲CP的作用下，电路都会进入主循环状态，进而一直在主循环状态下工作。解决自启动的主要方法有：（1）用直接置位和复位端将状态不在主循环的状态置成主循环中的一个状态，进而在主循环中工作。这种情况只有在无效态比较少的情况下适用，它简单。（2）重新设计，将无效态在设计时就规定进入主循环中有效态，这样可以规定无效态进入有效循环的路径，但线路比较复杂，它适用于无效状比较多的情况下。题3.5.20 已知某同步时序电路如图题3.5.20所示，试问：图题 3.5.20（1）计数器的模是多少?采用什么编码方式进行计数?（2）电路能否自启动？（3）若计数脉冲频率fCP为700Hz时，从Q2端、Q0端输出时的频率各为多少? （4）试用
