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1、课 程 设 计 报 告课程设计名称：计算机组成原理课程设计课程设计题目：定点原码一位乘法器的设计院（系）：计算机学院专 业：班 级：4401102学 号：208姓 名：指导教师：完成日期：沈阳航空工业学院课程设计报告 目 录第1章 总体设计方案11.1 设计原理11.2 设计环境2第2章 详细设计方案32.1 顶层方案图的设计与实现32.1.1创建顶层图形设计文件32.1.2器件的选择与引脚锁定42.2第二层模块的设计与实现52.3 功能模块的设计与实现52.3.1移位模块的设计与实现52.3.2 乘数移位模块的设计与实现72.3.3选择模块的设计与实现92.3.4 控制模块的设计与实现112
2、.3.5 其他模块的设计与实现132.4 仿真调试13第3章 编程下载与硬件测试163.1 编程下载163.2硬件测试及结果分析16参考文献17附 录（电路原理图）18-1-沈阳航空工业学院课程设计报告 第1章 总体设计方案第1章 总体设计方案1.1 设计原理原码一位乘，两个原码数相乘，其乘积的符号为相乘两数符号的异或值，数值则为两数绝对值之积。例：X=0.1100，Y=0.1110，计算乘积X*Y。 0.1100 * 0.1110 0000 1100 1100 1100 0.10101000在计算时，逐次按乘数每1位上的值是1还是0，决定相加数取被乘数的值还是取零值，而且相加数逐次向左偏移1
3、位，最后一起求积。由于在计算机内多个数据一般不能同时相加，一次加法操作只能求出两数之和，因此每求得一个相加数，就与上次部分积相加每次计算时，相加数逐次向左偏移一位，由于最后的乘积位数是乘数（被乘数）的两倍，因此加法器也需增到两倍。部分积右移时，乘数寄存器同时右移一位，所以用乘数寄存器的最低位来控制相加数取被乘数或零，同时乘数寄存器接收部分积右移出来的一位，完成运算后，部分积寄存器保存乘积的高位部分，乘数寄存器中保存乘积的低位部分。根据人工算法可以知道，原码一位乘法的整体设计应包括乘数寄存器，被乘数寄存器，移位电路，控制器，部分积五大模块，包含一个输入、输出、控制器模块，并作为顶层设计，以上五大
4、模块作为底层设计，采用硬件器件设计实现。 因此，可以得出以下原理框图设计如图1.1所示：图1.1 原码一位乘的逻辑电路框图如上逻辑框图1.1中所示，其中B为被乘数寄存器，用来存放被乘数，C为乘数寄存器，用来存放乘数并且移位，A为部分积寄存器，存放每次相加并移位后的数据，ALU加法器实现加法操作，移位电路用来对相加后的数据作移位处理，计数器控制移位次数和输出结果。1.2 设计环境硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机；EDA环境：Foundation f3.1设计软件。该设计由设计入口工具,设计实现工具,验证工具三大部分组成.入口工具包括原理图设计,有限状态
5、编辑器,硬件描述语言编辑器等。沈阳航空工业学院课程设计报告 第2章 详细设计方案第2章 详细设计方案2.1 顶层方案图的设计与实现顶层方案图实现原码一位乘的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。2.1.1创建顶层图形设计文件顶层图形文件由一个运算器模块组成，乘数X7：0，被乘数Y7：0，符号位XA，YA，脉冲CLK，清零端CLR，打入端LOAD，结果OUT16：0，顶层图设计如下：图2.1 原码一位乘顶层图形文件结构2.1.2器件的选择与引脚锁定（1）器件的选
6、择由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xlinx XCV200可编程逻辑芯片。另外，在这次的设计中还有的涉及Verilog语言编程。（2）引脚锁定把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表2.1所示。表2.1 信号和芯片引脚对应关系图形文件中的输入/输出信号XCV200芯片引脚X0P47X1P48X2P49X3P50X4P53X5P54X6P55X7P56Y0P41Y1P40Y2P39Y3P38Y4P36Y5P35Y6
7、P34Y7P33CLKP98CLRRP94LOADP97XAP96YAP95OUT0P213OUT1P215OUT2P216OUT3P217OUT4P218OUT5P220OUT6P221OUT7P222OUT8P223OUT9P224OUT10P228OUT11P229OUT12P230OUT13P231OUT14P232OUT15P234OUT16P2352.2 第二层模块的设计与实现根据以上原理设计分析与大概框图，可得出以下的第二层模块的设计，其中各大模块实现各部分功能。图2.2 第二层模块框图2.3 功能模块的设计与实现根据第二层模块设计可知，整体设计由乘数寄存器，被乘数寄存器，移位电
8、路，控制器，部分积五大模块，以下介绍各个模块的具体实现。2.3.1移位模块的设计与实现为了简化设计，采用了Verilog语言设计，用语言实现移位功能，XX7：0表示输入，CO表示加法器的进位，CE表示使能端，CLR表示清零端，YY7：0表示移位后的输出，CI标记移出去的那一位，其设计过程如下。（1）创建Verilog源文件module YIWEIDIANLU (YY, XX, CE, CO,CI,CLR) ;output 7:0YY ;reg7:0YY ;input 7:0XX ;input CE ;input CLR ;input CO;output CI;reg CI;always(CLR
9、)beginif(CLR) YY=0;else beginYY7=CO;YY6=XX7;YY5=XX6;YY4=XX5;YY3=XX4;YY2=XX3;YY1=XX2;YY0=XX1;CI=XX0;endendendmodule（2）创建元件图形符号图形符号如下： （3）功能仿真对创建的移位器件YIWEIDIANLU进行功能仿真，验证其功能的正确性。可用Xilinx Foundation f3.1编译器的Simulator模块实现。功能仿真图如下：表2.3.1 移位器件功能表描述XX7：0YY7：0CICOCECLR0F07101 00F87111 00F00001 1从以上表中数据可以看出，
10、当CLR为1时，该器件清零，输出YY7：0为零，为零时，有移位功能，CO为移位后高位的补充值。CI标记移出的那一位，用来送往乘数寄存器中移位的高位补充，CE为此器件的使能端，保证该器件工作，该器件成功创建。2.3.2 乘数移位模块的设计与实现为了标记乘数移位前的最低位，设计CHENG寄存器，输入分别用DIN7：0表示，移位后结果用Q7：0表示，高位补充用SIN表示，移出的一位用KIN表示，其设计过程如下。（1）创建Verilog源文件module CHENG (LOAD, SIN, DIN, CLK, CLR, Q, KIN) ;input LOAD ;input SIN ;input 7:0
11、 DIN ;input CLK ;input CLR ;output 7:0 Q ;reg 7:0 Q ;output KIN ;reg KIN ;always(posedge CLK or posedge CLR) beginif(CLR) Q =0;else if(LOAD) Q=DIN; else begin KIN=Q0; Q 1; Q7=SIN; end endendmodule（2）创建元件图形符号元件符号如下：（3）功能仿真对创建的乘数移位寄存器（CHENG）进行功能仿真，验证其功能的正确性，可用Xilinx Foundation f3.1编译器的Simulator模块实现。功能
12、仿真图如下：表2.3.2 乘数移位寄存器功能表描述DINSINLOADCLKCLRKINQ70901上升沿11000911上升沿01090900上升沿01040910上升沿0184从以上表中数据可以看出，当CLR为1时，该器件清零，输出Q7：0为零，CLR为零时，有移位功能，SIN为移位后高位的补充值。KIN标记移出的那一位，用来判断下次加法加零还是被乘数，CLK上升沿有效，保证该器件工作，该器件成功创建。2.3.3选择模块的设计与实现选择器XUAN2的输入分别用0，B7：0表示，选择后结果输出用QOUT7：0表示，选择信号用SO表示，其设计过程如下。（1）创建Verilog源文件module XUAN2 (B, SO, QOUT) ;input 7:0 B ;input SO ;output 7:0 QOUT ;reg 7:0 QOUT ;always(SO )beginif(SO) QOUT=B;else QOUT=0;endendmodule（2）创建元件图形符号元件图形符号：（3）功能仿真对创建的选择器元件（XUAN2）进行功能仿真，验证其功能的正确性，可用Xilinx Foundation f3.1编译器的S
