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1、Henan University of Science anhriBlogy硬件描述语言及应用实验指导书河南科技大学电子信息工程学院VHDL 语言及应用实验指导书宋潇主编齐晶晶 副主编电工电子实验教学中心2010 年 3 月目录实验一MAX+PLUSII基本应用练习1实验二VHDL 基本结构设计练习 6实验三基本语句编程练习一 8实验四基本语句编程练习二10实验五VHDL 组合逻辑电路设计 12实验六VHDL 时序逻辑电路设计 14实验七VHDL 有限状态机设计 16附 录各种下载板与主板主要器件连接关系表 18实验一 MAX+PLUSII基本应用练习为了使读者快速学会使用Altera公司的E
2、DA工具软件MAX+PLUSII,下面将以简单组 合逻辑的设计为例，讲解如何利用MAX+PLUSI软件进行设计和测试的全过程。一、实验目的1、初步了解VHDL语言；2、了解VHDL语言的编程环境及开发软件MAX+PLUS II的运行；3、了解开发软件MAX+PLUSI的编译、仿真等。二、实验环境本指导书中的VHDL语言均在MAX+PLUS I中进行编译仿真，有需要实验箱的情况下 使用SE-5型实验箱，管脚的连接参照附录中各种下载板与主板主要器件连接关系表三、预习要求初步掌握VHDL语言的基本结构，熟悉该数据类型与运算操作符，了解MAX+PLUS I 的运行过程。四、实验内容及步骤简单组合逻辑包
3、括两个输入、三个输出，如下表1-1。表 1-1 使用的信号及功能输入信号 名功能输出信号名功能ini开关输入outliniin2开关输入out2非iniout3ini 与 in2out4ini 或 in2out5ini异或in21、原理图设计图 1-1 简单组合逻辑的原理图设计2、VHDL 源程序(1)创建新目录及启动MAX+PLUSIIa、建立新目录在创建新项目之前，首先要为该设计(项目)建立一个新目录，如“e:example”。b、启动MAX+PLUS I软件从“开始”菜单选择“程序”中的MAX+PLUSII项，或双击桌面上“max2win.exe”图标，就 进入到MAX+PLUS II软
4、件的集成环境界面。( 2)创建源文件a、生成一个新的文本文件选择菜单“File”f“New”或单击工具条中的口图标，出现如图1-2所示的对话框。选择“Text Editor file”（文本编辑方式），然后单击“OK”按钮，会出现一个如图1-4 所示的无标题文本编辑窗口 “U ntitled-Text Editor”。图 1-3 文本编辑窗口b、输入简单组合逻辑的源程序exp.vhd在出现的“Untitled-Text Editor”文本编辑窗口中输入如下简单组合逻辑的VHDL源程 序 exp.vhd。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTIT
5、Y exp ISPORT(in1,in2:IN STD_LOGIC;out1,out2,out3,out4,out5:OUT STD_LOGIC);END exp;ARCHITECTURE art1 OF exp ISBEGINout1=in1;out2=NOT in1;out3=in1 AND in2;out4=in1 OR in2; out5=in1 XOR in2;END ARCHITECTURE art1;c、保存文件输入完毕后，选择菜单File-“Save”或单击工具条中的呜1图标，首先在“File Name” 栏中输入文件名“exp.vhd”。(注意文件后缀的选择，在MAX+PLU
6、SII中，文件的后缀决定 所使用的语言。后缀“.vhd”表示VHDL文件，“.tdf”表示AHDL文件，“ .v”表示Verilog 文件。)然后在“ Drives”驱动器选择栏中选择刚刚建立的项目路径所在的驱动器“ e:”，在 “Directories”路径栏中选择所建立的项目路径“example”，最后在“Automatic Extension”自 动扩展名)的下拉菜单中选择“.vhd”，再单击“OK”按钮，即把两输入或门的源程序“exp.vhd” 保存在目录“e:example”中。d、设定项目及编译选择菜单“File”f“Project”f“SetProject to Current
7、File”,使当前的项目名为 exp, 即软件自动使项目名与源程序名一致，这时源程序就处于该项目下。选择菜单“MAX+PLUS II”f“ Compiler”出现图1-4对话框。图 1-4 编译对话框点击“Start”，对源文件进行编译。编译成功后可生成时序模拟文件及器件编程文件。若 有错误，编译器将停止编译，并在下面的信息框中给出错误信息，双击错误信息条，一般可 给出错误之处。(注意:在改正源程序错误的时候，应该按照错误提示中行数从上到下纠正， 每纠正一个，就需要保存编译，再查看出错地方，直到没有错误为止。这样做的原因是，很 多后续错误可能是由于前面某行出错引起的)。e、项目校验项目校验包括
8、以下几步:(a) 建立输入波形文件；(b) 编辑输入节点波形，即为输入信号建立输入波形；(由于在数字电子技术实验中已经学会使用这部分功能，不再作详细介绍，可参照MAX+PLUSII及VHDL实用教程。(c) 记录输入、输出的波形图。f、创建元件图形符号选择菜单“ File” 一“Edit Symbol”会出现如图1-5所示创建的元件符号，从符号中可 以看出，该元件有两个输入in1、in2,五个输出out1、out2、out3、out4、out5，正是源程序 中所描述的。图 1-5 创建的 orm2 元件图形符号3、目标器件选择与管脚锁定本实验中采用SE-5型实验箱，选择FLEX10K器件系列中
9、的EPF10K10LC84-3器件。 管脚锁定将输入锁定到数据开关K1K10中的任意两个，输出锁定到发光管11110的任意五 个，参照附录中各种下载板与主板主要器件连接关系表自行锁定管脚，记录管脚锁定情 况。注意：完成管脚锁定后，需要重新编译使之生效。重新编译之后，再重新进行项目校验 （时序仿真），若正确，可进行下一步：器件编程/配置。5、器件编程/配置 通过数据开关及发光管是否点亮验证简单逻辑组合功能的实现情况。（由于在数字电子 技术实验中已经学会使用这部分功能，不再作详细介绍，可参照MAX+PLUSII及VHDL 实用教程。）五、思考题1、本次实验中采取了先建立源程序文件，再使其成为顶层项
10、目的办法（即使项目名 与源程序文件名一致）。是否可以先建立新项目，再在该项目下建立源文件？写出操作步骤。2、写出VHDL源程序在MAX+PLUSI软件环境中的主要操作步骤。六、实验报告要求1、写出实验题目、实验目的、实验原理、实验仪器、实验内容。2、记录简单逻辑组合的仿真波形图。3、记录管脚连接及实现情况。实验二 VHDL 基本结构设计练习一、实验目的1、 了解 VHDL 的基本结构。2、了解实体、结构体的格式及功能。3、了解二选一选择电路的VHDL描述。二、预习要求1、预习使用VHDL语言描述基本结构。2、掌握实体、结构体的格式及功能。3、理解本实验中二选一选择电路的原理和VHDL描述方式。
11、三、实验内容及步骤二选一选择器具有一个两位的输入input，选择输入sei，输出y。当sel=O时，y输出 input (0)；当sel=1时，y输出input (1)。以下两个源程序均是描述二选一选择器的， 程序mux2从功能角度来描述，程序mux_2从内部电路结构来描述。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux2 ISPORT(input:IN STD_LOGIC_VECTOR(1 DOWNTO 0);sei:IN STD_LOGIC;y:OUT STD_LOGIC);END ENTITY mux2;ARCHITECTURE r
12、ti OF mux2 ISBEGINy=input(0) WHEN sei=1 ELSEinput(1);END rti;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux_2 ISPORT(input:IN STD_LOGIC_VECTOR(1 DOWNTO 0);sel:IN STD_LOGIC;y:OUT STD_LOGIC);END ENTITY mux_2;ARCHITECTURE rtl OF mux_2 ISSIGNAL tmp1,tmp2,tmp3:STD_LOGIC;BEGINtmp1=input(0) AND sel;tm
13、p2=input(1) AND (not sel);tmp3=tmp1 OR tmp2; y=tmp3;END rtl;1、将上述mux2.vhd和mux_2.vhd源程序在MAX+PLUSII环境中运行，包括编译、仿 真，通过产生的波形图验证其功能，并分别记录输入输出波形图，其中波形输入自行设定。2、基于已经实现二选一选择器，试设计一个四选一选择器。四、思考题1 、 写出实体、结构体的格式。2、根据mux_2.vhd,画出二选一选择器的电路图，包括内部的门级结构和输入输出引 脚，并标出内部各导线及输入输出引脚的名称。五、实验报告要求1、写出实验题目、实验目的、实验原理、实验仪器、实验内容。2
14、、写出两个源程序。3、记录波形仿真图。实验三 基本语句编程练习一、实验目的1、了解 VHDL 语言中的顺序语句。2、了解顺序语句中的PROCESS、IF格式及功能。3、了解优先编码器的原理及VHDL的描述方式。二、预习要求1、预习VHDL语言中的顺序语句。2、掌握优先编码器的原理结构和用VHDL实现。3、预习顺序语句中的PROCESS、IF的格式及功能。三、实验内容及步骤设计一个8输入的优先编码器，输入分别为a7、a6、a5、a4、a3、a2、al、aO,输出b 三位），其真值表如表 3-1 ，元件图形符号如图3-1 。表 3-1 8 输入的优先编码器真值表输入输出a7a6a5a4a3a2a1a0b2b1b01XXXXXXX11101XXXXXX110001XXXXX1010001XXXX10000001XXX011000001XX0100000001X00100000001000图 3-1 8 输入的优先编码器元件图形符号根据以上真值表和元件图形符号设计一个优先编码器，要求分别使用 IF E
