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1、EDA课程设计报告题目：流水线乘法器的混合输入设计班级：学号：姓名：年月日目录 一设计任务及目标31.1程序设计目标：31.2程序运行环境： 3 二程序工作原理32.1程序原理32.2程序电路：4三程序编译与调试.43.1程序设计过程：43.2程序编译：63.3结果分析：7四课程总结.74.1程序优缺点：74.2学习感悟：8五参考文献8 一设计任务及目标1.1程序设计目标：流水线是让生产制造变得有条有序的一种生产模式和机器，大大 的提高生产率，是现代化企业最常用的方式！那么生产中有些流水线 就是以乘法为基本计算，所以我们的目标就是设计一个乘法流水线程 序。1.2程序运行环境：本次我们的程序都是
2、在Quartus II软件为编译环境下进行的。二程序工作原理2.1程序原理8位流水线乘法累加器的设计是以原理图为工程，以VHDL文 本描述和宏功能模块混合输入实现的。LIBRARY IEEE;-调用 IEEE 库USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER16B IS-定义输入输出PORT(CIN:IN STD_LOGIC;A,B:IN STD_LOGIC_VECTOR(15 DOWNTO 0);S :OUT STD_LOGIC_VECTOR(15 DOWNTO 0);COUT:OUT STD_
3、LOGIC);END ADDER16B;ARCHITECTURE behav OF ADDER16B ISSIGNAL SINT:STD_LOGIC_VECTOR(16 DOWNTO 0);-定义输入信 号SIGNAL AA,BB:STD_LOGIC_VECTOR(16 DOWNTO 0);BEGINAA=0&A; BB=0&B;-并置即加法运算SINT=AA+BB+CIN; S=SINT(15 DOWNTO 0);-输出 A+BCOUT=SINT(4);-输出倒数第五位数END behav;2.2程序电路：三程序编译与调试3.1程序设计过程: 把上面的加法器原理图文件（此处命名为ADDER1
4、6B）, 执行 FileCreate/UpdateCreate Symbol Files for Current File 生成元件符号并存盘待高层次的使用。S15.O coinA15.Q 多B15 .ffHfl multSb.bsf做:mult Sb S ZJdataa7.QjjdaW.Qrasut15.(U.：,I 设计顶层原理图文件（命名为muladd）设计。在原理图中调入上 面设计好的加法器ADDER16B ,之后调入乘法器宏单元模块 LMP_MULT,在LPM宏单元编辑窗口，选择此乘法器有流水线功能结 构，从而产生控制流水线寄存器的时钟信号clock。并且选中Use dedicati
5、ed multiplier circuitry单选按钮，这样编译器就可以自动选用 此专用的乘法器，从而提高宏逻辑单元LEs。同理调入入宏单元模块LMP_FF，设置名字为FFO：以下为乘法器模块及模块建立过程：Unsigned ,rnuihiplHtkin : |：以下为8位寄存器模块及模块建立过程: 然后按照电路图连线如图所示:3.2程序编译:工程仿真过程：w Summaryflow StatusSuccessful - Tue Dec 31 L7：4Z：5S Z013uartuE II Versi dd6 L ziiLild rC JVr/iULb ful_ vriiciiEevi si c
6、mmnladdIopleyel Entity BanemuladdJam ilyStratix岫Net lining reuirHneiitsYesTotal 1 ogi c elsnerii.332 / 10, m 1 1 % )Ictal pins3! / C33 任 )7 ot -il virtual pi n=0Iot-il nemory Lits0 / 320, .1B 13%：ISP bloclc Qb i t sloTierLts2 7 t ( 4 i )PLLs J E ( 0 St )Total BLLtn 7 ? r n X )Hovi coEPlStOF484C5Timi
7、rig ModelsFE工程仿真波形设置如下：(在这里我们把其输入定义为递增的信号，方便观察，实际中可以根据需要设计)“5 搭飞二fan XT - CDQCK B U |I|E B I毗TALHalsrifld 8就1QQm u U.D u R. q m BO. 0 m 7H.0 m KI. Q ju *.皿 LCd.a xs L1D.C u 31 0 Tricldce由波形可见，clock的第一个上升沿锁存器锁入乘数0，所以下 个 S=0X0+1X1=1(0001),cout=0。之后的上升沿来临后 s=1+2X2=5 (0101), cout=0。当 s=25 (11001)时，cout=
8、1。该仿真存在仿真 延迟，但是时序正确，从而也验证了该乘法累加器的正确性。四课程总结4.1程序优缺点:优点：该设计包含了基础的VHDL说明程序，同时也运用到 了 LPM宏单元，最终以原理图形式来构造完整系统。运用了程序中涵盖的LPM能够灵活的设置从而可以节省时间，同时为仿真带来时间和 空间的节省。不足：我们在仿真波形中可以看出，输出存在明显的 仿真延时！4.2学习感悟：通过设计过程，我们能够体会到Quartus II软件在仿真过程 中的灵活性，同时让我们更加理解与掌握设计过程。同时我们学到了 面对问题，要多灵活思考，综合解决问题，争取在要求的基础上，更 加方便。五参考文献潘松黄继业百度文库百度知道EDA技术与VHDL （第三版）课程设计模板Word目录生成
