《建立时间和保持时间关系详解》由会员分享，可在线阅读，更多相关《建立时间和保持时间关系详解（7页珍藏版）》请在金锄头文库上搜索。
1、建立时间和保持时间关系详解匕U：建立时间th：保持时间图1建立时间(setup time)是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建 立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(hold time)是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保 持时间不够，数据同样不能被打入触发器。如图 1 。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时 间的值可以为零。PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。个人理解：1、建立时间(setup time)触发器在时钟沿到来之前，其数据的输入端的
2、数据必须保持不变的时 间；建立时间决定了该触发器之间的组合逻辑的最大延迟。2、保持时间(hold time)触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间； 保持时间决定了该触发器之间的组合逻辑的最小延迟。关于建立时间保持时间的考虑华为题目：时钟周期为T，触发器D1的建立时间最大为Tlmax,最小为Timin。组合逻辑电路最大 延迟为T2max，最小为T2min。问：触发器D2的建立时间T3和保持时间T4应满足什么条件？分析：Tffpd：触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生 变化并且稳定，也可以理解为触发器的输出延时。Tcomb:触发
3、器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。Tsetup :建立时间Thold :保持时间Tclk :时钟周期建立时间容限：相当于保护时间，这里要求建立时间容限大于等于 0。 保持时间容限：保持时间容限也要求大于等于 0。由上图可知，建立时间容限=Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根据建立时间容限no,也就是 Tclk-Tffpd(max)-Tcomb(max)-Tsetup20，可以得到触发器 D2 的 TsetupSTclk-Tffpd(max)-Tcomb(max), 由于题目没有考虑Tffpd，所以我们认为Tffpd=O,于是得到Ts
4、etupST-T2max。由上图可知，保持时间容限+Thold=Tffpd(min)+Tcomb(min),所以保持时间容限=Tffpd(min)+Tcomb(min)-Thold，根据保持时间容限0,也就是Tffpd(min)+Tcomb(min)-Thold0 可以得到 触发器D2的TholdSTffpd(min)+Tcomb(min)，由于题目没有考虑Tffpd,所以我们认为Tffpd=0,于是得 到TholdT3即： Tdelay T-Tco-T3那么就满足了建立时间的要求，其中T为时钟的周期，这种情况下第二个触发器就能在第二个时钟的升沿就能稳定的采到图 3 符合要求的时序图如果组合逻
5、辑的延时过大使得T-Tco-Tdelay=T3这也就是要求的D2的建立时间。从上面的时序图中也可以看出，D2的建立时间与保持时间与D1的建立与保持时间是没有关系的，而只和D2前面的组合逻辑和 D1 的数据传输延时有关，这也是一个很重要的结论。说明了延时没有叠加效应。第二种情况如果时钟存在延时，这种情况下就要考虑保持时间了，同时也需要考虑建立时间。时钟出现较大的延时多是采用了异步时钟的设计方法，这种方法较难保证数据的同步性，所以实际的设计中很少采用。此时如果建立时间与保持时间都满图 5 时钟存在延时但满足时序从图5中可以容易的看出对建立时间放宽了 Tpd，所以D2的建立时间需满足要求:Tpd+T
6、-Tco-T2max=T3由于建立时间与保持时间的和是稳定的一个时钟周期，如果时钟有延时，同时数据的延时也较小那么建立时间必然是增大的，保持时间就会随之减小，如果减小到不满足D2的保持时间要求时就不能采集到正确的数据，如图6所示。这时即T（TpdTco-T2min） =T4 即 Tco+T2min-Tpd=T4从上式也可以看出如果Tpd=0也就是时钟的延时为0那么同样是要求Tco+T2minT4，但是在实际的应用中由于T2的 延时也就是线路的延时远远大于触发器的保持时间即T4所以不必要关系保持时间。图 6 时钟存在延时且保持时间不满足要求下面用数字来说明一下加深理解（以下举例暂不考虑hold
7、time）：建立时间 Tsetup=Tdelay+ Tco- Tpd假设Tco （触发器固有的建立时间）=2ns假设1，Clock Delay =0，Data delay=0，那么数据port的新数据必须在时钟port的时钟沿到来之前2ns赶到数据por t,才能满足触发器的Tco。假设2，Clock delay=0，data Delay = 3ns，那么数据port的新数据必须在时钟port的时钟沿到来之前5ns就得赶到数 据port，其中的3ns用来使新数据从数据port赶到触发器的D端（由于data Delay ），剩下的2ns用来满足触发器的Tco。假设3，Clock delay=1n
8、s，data Delay = 3ns，由于时钟port的时钟沿推后1ns到达触发器的时钟端，那么数据port的 新数据只需在时钟port的时钟沿到来之前4ns赶到数据port即可。假设4,假设时钟的周期T=4ns，即你的系统需要运行在250M频率上，那么以上的假设中，假设2显然是不成立的，也就 是说在假设2的情况下，你的系统运行频率是低于250M的，或者说在250M系统里是有setup time violation的。在假设2的 情况下，由于Tco及Tpd均是FPGA的固有特性，要想满足4ns的T，那么唯一你能做的就是想方设法减小Tdelay，也就是数 据路径的延时。即所谓的找出关键路径，想办
9、法优化之。总结，在实际的设计中，对于一个给定的IC,其实我们很容易看到T，Tpd，Tsetup，Th都是固定不变的（在跨时钟域时， Tpd会有不同），那么我们需要关心的参数就是Tdelay，即数据路径的延时，控制好了这个延时，那我们的设计就不会存在建 立时间和保持时间不满足的情况了！后记：有个著名的笔试题这样说道：时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min，该触发器的数据输出 延时为Tco。组合逻辑电路最大延迟为T2max，最小为T2min。假设D1在前，D2去采样D1的数据（实际就是对图2的文字 描述），问，触发器D2的建立时间T3和保持时间应满足什么条件。这里给出
10、一个简易公式供大家死记一下， 以下两个公式确定了 D2的Tsetup和Thold：1) D1 的 Tco + max 数据链路延时 + D2 的 Tsetup T (即 T3 D2 的 Thold (即 T4 Tco + T2min)其实上面的式2可以从T3+T4=T推出，不过要注意把1)中的T2max改为T2min即可。 总之，建立时间长了，保持时间就短了。实际中，某条数据链路延时是一个定值，只不过要求它落在区间T2min, T2max。这也是T2min和T2max的实际意义。 从现实设计出发，个人觉得这个题改为考T2max和T2min更合适，那是不是有更多人犯晕呢？ ！ hoho 如果是那样的话，大家自己变个形吧
